一、一种新颖的多媒体SoC芯片——Virgine G2（论文文献综述）
徐慧慧[1]（2018）在《基于单目图像的深度估计算法研究》文中提出从二维图像中恢复出场景的深度信息是计算机视觉领域的核心问题之一。准确的深度信息有助于我们更好地理解场景的三维结构,了解图像中物体之间的三维关系,从而更好地完成现有的各种视觉任务。深度信息在三维重建,机器人导航,3D立体显示以及虚拟现实等领域都有着广泛的应用。普通相机在拍摄时获得的都是二维图像,丢失了场景的深度信息,并且市场上的深度采集设备因为短距离感知和捕获的深度分辨率低等限制无法大量推广应用,因此如何恢复2D图片或视频的深度信息成为计算机视觉领域的一项重要任务。本文围绕单目图像的深度恢复,研究了单目视频的自适应深度估计、利用数据驱动方法和多种深度线索对单幅图像进行深度图的恢复、梯度域中基于非参数学习的单幅图像深度重建、结合梯度样本和双向深度传播的视频深度估计等重要问题。主要创新点包括:1.提出了一种从视频序列中提取深度信息的算法。针对目前大多数的深度估计算法都适合于有限制的场景,而不适用于有变换的场景的问题,提出了一个考虑运动类型的自适应单目视频深度估计算法。本文将视频运动类型分为无运动,局部运动和全局运动三种,其中全局运动又细化为目标静止时全局运动和目标运动时全局运动两种类型。针对不同的运动类型和场景类型设计了不同的深度分配方案。此外,无运动情况的深度获取方法同样的适用于单幅图像。2.提出了一种利用数据驱动方法和深度线索的单幅图像深度估计算法。为了能得到与真实场景结构更加贴近的合理的深度图,设计了一种基于机器学习的图像分类方法将输入图像分为非目标图像和目标图像。然后使用数据驱动方法获得非目标图像的初始全局深度图,采用图像分割方法对初始全局深度图进行优化以得到更多的局部深度信息。对于目标图像,通过利用图像的线性透视和显着性线索获得其初始深度。为了获取更多的深度细节,本论文采用基于散焦的深度信息对目标图像的初始深度进行优化。3.提出了一种基于非参数学习的单幅图像深度重建算法。在数据驱动方法中,当候选图像中形状相似的区域具有不同的深度值时,直接将候选深度值迁移到输入图像的方式会导致深度歧义。为了解决这一问题,提出一种在梯度域中的单幅图像深度估计算法。本文设计了一个基于置信度量的深度梯度融合方案,该方案可以度量变形候选图像和输入图像之间的相似性。此外,本文还提出了基于边缘知识的深度梯度优化方法,去除了图像边缘周围的深度梯度异常值,重建出边缘更清晰的深度图。4.提出了一种基于梯度样本和双向深度传播的单目视频深度估计算法。针对每个输入的2D视频,按照关键帧和非关键帧进行深度预测。在梯度样本的基础上提取出关键帧的全局深度信息,并利用前景目标的局部信息对其进行优化。对于非关键帧,根据双向运动估计结果,关键帧的深度跨越所有的非关键帧进行前向和后向的传播。根据设计的加权策略将前向深度与后向深度融合得到非关键帧的深度。
刘机福[2]（2014）在《嵌入式人脸识别门禁系统设计与实现》文中指出随着社会生活水平的提高，人们对安全需求越来越强烈。门禁系统作为人们安全防护的一个重要组成部分而备受人们关注。得益于信息技术的迅速发展，门禁系统已经由传统的密码门禁系统，卡片门禁系统演变为安全性能更高生物特征识别门禁系统。相对于虹膜识别，指纹识别等生物特征识别技术，人脸识别技术具有采集设备简单，对用户友好，抗攻击能力强，符合人们的生活使用习惯等优点，因此，人脸识别技术在公共安全防护，信息保护与管理等领域有着广泛的应用。为了满足人们在日常生活中对安全防护的要求，本文设计了一个基于人脸识别技术的门禁系统。首先，本文在研读大量门禁系统和人脸识别技术文献的基础上，研究了门禁系统和人脸识别技术的发展现状和存在的问题，提出了本文系统的功能需求，系统设计的目标和系统的总体方案设计。其次，在满足系统性能要求的前提下，以TMS320DM6446为核心设计了一套门禁识别硬件系统。硬件系统的设计主要包括以下几个功能模块的设计：系统电源电路的设计，核心板的设计（SDRAM电路，FLASH电路和核心板与其他分系统的接口等），前端系统设计（图像采集，显示以及用户交互系统）和后端系统的设计（视频编解码，网络接口，USB接口，UART接口等）。然后，本文进行了门禁识别系统的软件设计。软件设计包括核心识别算法研究，驱动程序开发和相关的应用软件设计。本文详细阐述核心识别算法，并对识别算法的可行性和优势进行了实验分析，实验结果表明本文的核心算法是可行的，其在对噪声有较强的鲁棒性。在驱动程序开发方面，本文主要集中于图像采集模块驱动的设计，包括摄像头驱动，VPFE驱动和TVP5158驱动。而本文的应用软件设计包含门禁控制程序开发，ID读卡程序开发以及以太网程序设计等等。最后，针对本课题设计的人脸识别门禁系统进行功能测试。包括系统的硬件测试，软件测试和可靠性测试。测试结果表明，本文设计的硬件系统，软件模块均能工作正常，符合门禁系统产品的要求，达了到本课题设定的预期目标。
高九岗[3]（2011）在《基于TI DaVinci技术的3G移动视频监控系统》文中研究说明随着多媒体技术的迅猛发展,视频监控技术在金融、电力、交通、安防等领域的应用越来越广泛。嵌入式视频监控系统是由嵌入式处理器、嵌入式操作系统、可裁剪软硬件等组成的专用计算机系统。3G无线视频监控系统主要由前端3G无线视频监控设备、中心转发服务器、手机访问客户端设备三部分组成。其中,前端3G无线视频监控设备可将采集压缩后的数字视频信号通过3G网络传输到互联网,同时用户也可通过3G手机浏览访问或控制视频。系统硬件核心采用TI（美国德州仪器）公司推出的一款基于DaVinc技术的音视频数字媒体处理器TMS320DM6446,专门用于开发多媒体应用系统。DaVinci技术的基础是集成了DSP C64x+TM与ARM双内核的SoC,并且片内集成了视频处理子系统以及许多外围设备模块, ARM内核控制和管理相关外围设备,DSP内核负责处理编解码算法,DSP与ARM之间通过引擎和服务器完成通信和交互。满足了视频监控领域对丰富的外围控制接口和高速数据处理能力的双重要求。通过在介绍嵌入式系统总体结构和图像处理算法、网络传输的理论基础上,给出系统总体的实现方案,并详述了3G移动视频监控系统硬件平台构架及各主要模块接口的硬件设计。无线宽带网络的发展以及数字技术在安防产品中的应用,为整个安防产业带来革命性的改变。3G技术的移动性、高带宽等特性使基于固网宽带的网络化数字视频监控系统在无线环境下也能够得以实现,成为3G无线视频监控系统。解决了传统的安防视频监控有线网络的布点受限制、工程量大、工程周期长以及缺乏移动性等缺点。突出了监控点的可移动性、广覆盖性以及监控人员可移动性等优点。本系统以TI DaVinci技术为支持、TMS320DM6446处理器为基础,移植编译引导加载程序u-boot、MontaVista Linux 2.6.10操作系统以及3G上网卡驱动,构建了嵌入式3G移动视频监控系统解决方案,结合外围设备对视频信号进行编解码,使图像输出更加清晰,缩小图像信息量,以适应无线带宽及抖动。通过PC和Windows Mobile 3G智能手机客户端的电视墙可流畅观看视频。3G网络的正式商用带来了真正意义上的移动无线宽带网络,在高带宽的支持下,手机视频监控不再是以前单纯的图片传输,而是视频图像流的传输,真正做到了实时监控,随时随地了解监控现场情况。随着3G网络的发展和手机处理能力的增强,本系统实现了一个真正意义上的“移动监控”。通过将原有电脑有线网络监控点的架构改造成为3G手机3G网络监控点的架构,用户可不受时间和地理限制,随时查看监控图像,获得告警信息。借助3G网络,报警实时通知、远程查看现场和远程回放录像,以及移动监控都将轻而易举,因此,3G移动视频监控领域有着广泛的应用前景。
李玉云[4]（2010）在《面向移动设备的光栅化处理器的研究与设计》文中进行了进一步梳理随着移动电子产品市场的增长迅速以及高速3G网络的大规模建设,以个人数字助理（PDA）、PocketPC和移动电话为代表的移动设备逐渐普及。目前很多传统计算平台上面的应用正在不断转移到移动设备上,而新出现的各种应用和服务也越来越多地在设计之初就考虑移动平台的应用需求。当前移动设备的这些3D功能大多是基于ARM芯片,以及基于软件的图像处理技术。然而,随着电子设备显示分辨率的增加以及几何模型变得更加复杂,这种绘制方法不但占用了大量的CPU资源,增加了CPU的负担,而且绘制的图形质量差,且很难做到3D图形显示的实时性。而且移动设备上与绘制相关的资源是相当有限的,如CPU频率低、存储空间小、显示屏幕受限以及电池供电能力弱。针对这些问题,必须采用专用的硬件电路实现移动设备的3D图形处理系统,使之能够快速真实的绘制复杂图形,满足实时绘制,具有低功耗低带宽的特点。针对移动设备对真实感3D图形系统的迫切需求,结合移动设备低功耗低带宽的特点,本文将图形绘制系统中的光栅阶段的硬件实现作为研究内容。本文的主要特点如下:（1）针对真实感的3D图形系统的运算特点,本文在分析和研究3D图形中光栅化处理器的结构和工作流程的基础上,建立了一个面向移动设备的完整的3D光栅化处理器架构,包括了一个可编程的三角形建立引擎。采用定点数据通路,利用有效的定点算法对三角形顶点数据进行处理,从而达到降低电路复杂度,保持较低功耗的效果。（2）本文设计的可编程三角形建立引擎根据运算特点自定义指令集,用户可以灵活实现各种光栅算法;采用三路SIMD处理器架构,8级流水线,能够有效提高计算吞吐率;还拥有高精度的特殊函数求值单元,从而保证了运算精度。（3）本文给出了光栅部分的FPGA实现,构建了一个基于SOPC的FPGA验证平台,对面向移动设备的光栅处理器进行验证。验证结果表明,该处理器可以实时完成光栅部分的绘制工作。虽然图形处理技术发展相对成熟,但该领域技术壁垒高,而且核心技术几乎都掌握在美国等发达国家手中,国外对图形处理芯片和系统的研究处于领先水平,但是绝大多数对公众开放的论文仅简单介绍自己设计的系统架构,国内对图形硬件的研究设计很少,有些只是针对某些具体的应用背景,不具备通用性,因此在资源受限的移动设备上绘制真实感的3D图形的需求日益迫切。
廖永波[5]（2010）在《SOC软硬件协同方法及其在FPGA芯片测试中的应用研究》文中指出一个SOC芯片的面市包括了设计、验证和生产等,其中验证所耗费的时间和费用占了整个SOC芯片成本的70%-80%。因此,对SOC验证技术的研究已经成为当今世界IC行业的发展重点之一。本论文主要研究了软硬件协同验证方法及其在FPGA芯片测试中的应用。主要完成了以下四方面的工作。第一、为了同时兼顾架构级验证和事务级验证,提出并且验证了一种SOC软硬件协同验证系统的四层架构模型,即应用层、事务层、传输层及通道层。在这种结构中,充分考虑了使用不同硬件通道（即PCI、USB、PCI-E和以太网接口等）、验证不同模型（即事务级模型、架构级模型等）和采用不同设计语言（汇编、C/C++、VHDL/Verilog等）等在SOC验证中的不同需求。第二、为了实现PC机上的EDA软件数据与硬件加速器上的被测试对象（DUT）端口数据之间正确和有效的交互,提出并且验证了具有自主知识产权的SOC软硬件协同系统软硬件通讯协议。本论文中实现的SOC软硬件协同验证平台和FPGA测试平台均是使用该协议来实现数据通讯的；本论文还研究了提高软硬件协同平台数据传输速率的流模式方式；在SOC软硬件协同验证平台中验证了FIR滤波器、H.264解码器和频率定位器等设计。第三、首次提出并实现了基于SOC软硬件协同方法的FPGA芯片测试系统。与目前FPGA测试领域广泛采用的自动测试设备（ATE）相比,本论文提出的方法综合了软件的灵活性、易观测性和硬件的快速性,具有PC提供的存储深度,满足用户要求的I/O管脚数目多等优点。该方法还可自动定位FPGA中的错误单元,提高FPGA的测试速度和可靠性,降低测试成本,与传统的自动测试仪（ATE）相比有较高的性价比。而且,采用软硬件协同技术,可以直接使用设计人员的验证向量实现对原片的测试,实现了设计与测试的一体化规划,加快了产品的上市时间。第四、通过图论理论、逻辑资源级联方式、对测试线段驱动能力的增强和测试资源的监控等方面的算法研究,实现了对FPGA中资源的全覆盖测试；填补了国际上IOB和WEB全覆盖测试方法的空白；提出并验证了5次完成CLB逻辑资源的测试（通常需6次以上）,以及6次配置下完成88.3%的IR资源测试覆盖率算法（首次报道此试验结果）。该算法与基于SOC软硬件协同方法的FPGA芯片测试系统相结合,形成了一整套具有自主知识产权的FPGA全覆盖测试方法,使用该方法实现了对Xilinx公司XC4000系列FPGA芯片全覆盖测试。最后本论文给出了SOC设计验证的未来需要研究的方向,如被测试对象内部信号全可视,ESL设计与验证方法及数模混合仿真加速方法等。
罗锋[6]（2009）在《全定制高性能的算术逻辑运算单元的研究设计》文中指出从理论和实践上对一个40位的高性能算术逻辑部件（ALU）进行了全定制设计。首先研究了高性能ALU的设计方法,对多种加法器进行了性能比较,在超前加法器中提出了先行进位理论与并行进位理论的算法,此方向重在理论研究;接着在上述理论支持下,完整的设计了一款40位X-DSP处理器的ALU,重在实践应用。整个设计思路从部件算法、逻辑结构、功能仿真验证、电路版图设计等多个层次进行了优化设计。论文的研究成果包括以下几点:1.理论上通过性能、速度、面积等的对比设计了一款高性能的40位ALU（其中加法器以Kogge-stone树为结构构造）。2.实践应用中用“内超外串”法（组内超前进位,组间串行进位）设计了40位X-DSP处理器的ALU。同时在为了提高ALU的运算速度,在此加法链之外,另行设计了一条低16位超前进位加法链,采用了跳跃进位的设计思想。3.为了提高ALU的运算速度和资源利用,设计了一个C16位,用以在一个时钟周期内完成两个16位的加法运算或完成一个40位的加法运算。4.综合设计面积对运算性能的重要性,为了减少设计面积,将逻辑运算与算术运算综合在一个逻辑单元中完成,使用一个C位设计来完成逻辑运算与算术运算的转换。5.功能仿真阶段,为了设计过程的准确性,提出了局部功能仿真和整体功能仿真的设计思路。6.版图设计阶段,简要讲述了电路版图规划和全局版图设计。
王保青[7]（2009）在《变长编码在SoC测试中的应用研究》文中指出随着系统芯片（SoC）集成度和复杂性的迅速提高,大规模集成电路测试需要的测试数据相应增加,而传统自动测试设备（ATE）的存储量、工作频率以及带宽的有限性,使得SoC测试面临着测试时间过长、测试难度和测试成本急剧增加等诸多问题。这些问题可以通过更换高档的测试设备解决,但将导致测试成本的增加。测试数据压缩技术能有效的减少测试时间和降低测试成本,变长到变长的编码使用变长的数据块来编码变长的原始数据,可以取得很好的压缩效果。为了解决SoC测试过程中ATE在存储空间以及带宽等方面所面临的问题,本文提出了一种部分编码测试数据压缩方案,该方案是变长到变长的编码。通过对Mintest集的分析可以看出,测试集中有很多0游程的长度为0,在有些电路中甚至占一半以上。如果对这些游程进行编码,编码后的码字长度比原始码字长度还要长。因此,为了提高压缩率,部分编码只对0游程长度不为0的原始数据进行编码,当0游程长度为0时,直接用码字“1”表示,因此只需要1位,当遇到0游程长度大于0时,使用部分编码码表进行编码。实验结果表明,该方法可以提高压缩率。本文随后提出了一种新颖的组扩展编码压缩方案。通过对测试集的分析,发现测试集中除了包含大量的0游程外,还包含有大量的1游程。组扩展编码方案也是采用变长到变长的编码方式,它将每组的容量扩大,对任意长度的0游程和1游程编码,更广泛地适应于不同的编码对象。该方案的解码器独立于被测电路,因此特别适合于系统芯片中没有结构信息的IP核的测试。理论分析和实验结果表明其具有较高的测试数据压缩率。
张庆利[8]（2008）在《多核SoC中的片上网络关键技术研究》文中进行了进一步梳理随着集成电路制造工艺的进步以及应用需求的增长,未来SoC系统将变得非常复杂,单个芯片上将集成数百个处理核心。对于这样高集成度的复杂多核SoC（MPSoC）,核间如何进行通信成为一个关键问题。为未来MPSoC提供一个功耗低、性能高、可扩展性强的片上通信架构,已成为近年来研究的热点。传统的片上通信结构（如片上总线）由于可扩展性差、能量效率低、带宽小等诸多限制不再适合未来MPSoC的通信需求,基于通信分层设计方法的片上网络（NoC）技术为MPSoC通信问题提供了崭新的解决途径。本文从NoC的分层抽象模型出发,着重对MPSoC通信网络的物理链路层、网络层和系统层的设计与优化进行了研究。本文的主要研究工作包括:第一,在NoC的物理链路层,提出了一种用于降低全局互连延时与能耗的DISP时间编码技术,它基于一个有效的时间编码电路,能够根据输入的当前状态和早先状态动态构建合适的屏蔽信号,隔离时间上相邻的有效数据,达到消除相邻连线上同时反向翻转和减少耦合翻转次数的目的。在此基础上,又结合BI空间编码减少自翻转次数的特点,给出了一个能量效率更好的BIDISP时空编码技术。其中,设计了一个新颖的多数投票器电路结构,具有速度快、动态功耗低和零静态功耗的优点,对降低BI空间编码器引入的能耗和延时开销具有重要作用。实验结果表明,两种编码技术可以有效减少全局互连的延时和能耗。第二,在NoC的物理链路层,针对互连优化问题,提出了一种用于全局编码互连总线的中继器插入优化方法,以确定中继器在互连中的合适尺寸和插入位置,使得在满足目标延时和信号斜率要求的同时互连的总能耗最小。优化过程中,采用了一种高效的GA-SQP混合算法,对保证最优解的精度和加快收敛速度起到了很好的效果。基于该方法,可以为DISP和BIDISP编码总线快速获得信号斜率约束下的互连能耗与延时的最佳折中。实验结果表明,与SPICE模拟相比,该优化方法具有90%以上的精度,而且速度加快了约45倍。第三,在NoC的网络层,针对基本的BE（Best-Effort）通信服务,提出了一种基于虚拟通道的低延迟低功耗的虫孔交换路由器结构。该路由器同时支持确定性和自适应路由算法,简化了自适应路由引入的乱序问题;允许所有的虚拟通道并行参与输出调度,提高了输出调度成功的概率;并将虚拟通道分配与交叉开关分配融合在同一流水级中同时执行,增加了自适应路由判断的准确性;还引入了单个虚拟通道缓存多个数据包的机制,在提高缓存资源利用率的同时降低了网络延迟。此外,提出的虚拟通道分配方案,不仅实现了路由死锁避免,而且将传统5X5的交叉开关减小为两个弱耦合的4X2的交叉开关,降低了硬件资源开销。实验结果表明,该路由器结构能有效降低平均网络延迟、功耗及面积开销。第四,在NoC的网络层,针对服务质量（QoS）保障问题,提出了一种基于虚电路方式提供QoS硬保障的BE/GS路由器结构。该路由器结构,采用了一种带回退机制的自适应寻路策略,有效提高了分布式建立GS虚连接的成功率;在GS数据传输阶段,采用了一种面向连接的QoS调度算法并理论证明了算法的正确性,该算法通过分布式地动态调整GS连接在每个路由器中的优先级,有效解决了共享同一物理链路的不同GS连接之间的传输冲突问题,从而保障了延迟、带宽和延迟抖动等QoS需求,并支持多种带宽申请,实现了差异化的带宽保障服务。通过给BE通道分配动态优先级和监控GS流量两种方法,改善了BE服务质量,并克服了虚电路方式的资源利用率低缺点。第五,在NoC的系统层,研究对象已不再是单纯的片上通信网络架构,而是包含了应用软件以及硬件平台（处理核和通信网络架构）的整个多核SoC系统。针对“固”NoC平台,提出了一种面向异构NoC能量最优的软/硬件协同综合算法,以性能需求为约束条件,以包含网络通信功耗及IP核执行功耗的总功耗为优化目标,完成软件（任务分配、任务调度、路径分配）和硬件（PE映射）的协同设计。并对算法综合结果应用动态电压频率调制（DVFS）技术进一步降低系统功耗。利用周期精确的SystemC NoC模拟器验证了算法综合结果的正确性。实验表明,该综合算法在满足应用实时性要求的同时能有效降低系统的能量消耗。
马绍宇[9]（2008）在《高性能、低功耗∑△模数转换器的研究与实现》文中研究指明在2006年提出的《国家中长期科学和技术发展纲要（2006-2020年）》确定未来15年力争取得突破的16个重大科技专项中,第一项就是核心电子器件、高端通用芯片及基础软件。开展高端通用芯片的研发工作,拥有自主知识产权,对于提高我国集成电路产业的整体竞争力具有重要的意义。对于数模混合集成电路以及模拟集成电路这类高端通用芯片而言,设计水平集中体现在对芯片噪声、失真、功耗等性能指标的严格控制上,技术门槛相对较高。另一方面,随着我国多媒体数字音视频SOC芯片的迅速发展,业界迫切需要有自主研发的基于CMOS工艺的高性能、低功耗的音频模数转换器芯片。本文在这样的背景下开展研究,目标是实现一款高性能、低功耗的高端音频模数转换器,综合技术指标达到国内领先、国际同类产品的水平。∑△调制是一种在大规模集成电路（VLSI）工艺中实现高分辨率模数转换器的有效方法,非常适合于数字音频应用。结合过采样、噪声整形和数字滤波技术,基于∑△调制的模数转换器能够实现16位以上的分辨率。这种方法对于模拟电路的非理想性相对不敏感,从而可以充分利用现代大规模集成电路工艺高集成度的优势,实现低成本的高性能模数转换器。本文针对高性能、低功耗的∑△模数转换器的设计和实现进行了全面而深入的研究,主要工作和创新点包括:1、深入分析∑△调制器实现的非理想性因素,及其对于∑△调制器的性能影响。对于高分辨率∑△调制器,开关电容电路实现的非理想因素引入的误差往往会成为限制系统性能的主要误差来源。通过严格的理论分析,推导出了各种非理想因素引入调制器基带噪声功率的增量。定量了解各种电路参数对于不同∑△调制器性能的影响,提供∑△调制器结构选择和优化的依据,而且使电路设计过程更具针对性。2、针对本课题采用的2-1级联∑△调制器进行系统优化。首先证明了2-1级联∑△调制器适用于高分辨率、低功耗的应用:一方面,在保证稳定性的同时,2-1级联调制器结构对于电路非理想性的敏感度相对较低;另一方面,对于同样的动态范围要求,由于2-1级联调制器输入信号的过载幅度接近满量程,因此能够采用相对较小的采样电容,从而实现更低的功耗。通过调制器的系数优化和信号缩放,2-1级联∑△调制器能够在标准CMOS工艺中实现高分辨率、低功耗的设计目标。利用行为模型对2-1级联调制器进行快速而有效的仿真验证,同时综合得到各个组成模块的性能约束。3、在标准CMOS工艺下,采用开关电容电路技术,实现了高分辨率、低功耗的2-1级联∑△调制器。设计了一种高能效的A/AB类跨导放大器,在仅消耗0.8mA电流的情况下,达到100V/μs以上的压摆率。根据热噪声要求,各级积分器采用不同的采样电容,对各级积分器中跨导放大器进一步进行功耗优化。对于线性度要求极高的输入信号采样电路,采用一种新颖的栅源自举开关,实现了恒定的过驱动电压,有效的减小了采样信号的失真。采用低功耗的动态比较器,实现1位量化。为了电路的完整性,调制器中还包含了高电源抑制比的参考电流源和多相位时钟生成电路。4、本文还实现了针对于2-1级联∑△调制器,降采样率为128的数字抽取低通滤波器。充分利用Matlab中成熟的滤波器设计工具包,大大简化了设计过程。滤波器的实现采用多级级联方式,串行算法实现“乘-累加”单元,有效减小了硬件开销。通过FPGA验证,数字抽取滤波器能够达到0.001dB的通带纹波和100dB以上的阻带衰减,满足整个∑△模数转换器的设计要求。5、采用中芯国际0.18μm CMOS混合信号工艺实现了单芯片∑△模数转换器,包括∑△调制器和数字抽取滤波器。测试得到模数转换器芯片能够在音频带宽内达到93dB的动态范围、92dB的信噪比和88dB的信噪失真比。与国内近几年测试成功的∑△调制器比较,本设计能够实现较高的功率效率,设计水平在国内处于领先水平。针对高端音频应用,论文对∑△模数转换器进行了深入的研究,设计并实现了能够与国外同类产品性能相当的18位模数转换器芯片。考虑到系统的便携应用,芯片采用低功耗的设计方法,从而能够实现尽量低的功耗。通过该芯片的正向设计,形成了一套从系统设计、电路设计、版图设计到流片验证的一套完整的数模混合电路设计流程,并掌握了18位高性能、低功耗的音频模数转换器这一高端通用芯片的完全自主知识产权。
孙伟[10]（2007）在《基于VG2多媒体芯片的智能家居控制器通信接口设计》文中提出随着智能家居的兴起，在美国、日本等很多国家都制定了相关技术标准。我国在1999年4月制定了“住宅小区智能化技术导则”。智能家居实现以住宅为平台，兼备安全防护、网络通信、信息家电和设备自动化为一体的高效、舒适、安全、便利、环保的智能家居环境。本文设计了一款具有自主知识产权的智能家居控制器。利用先进的计算机技术、自动化技术、网络通信技术，将与家居生活有关的各种子系统有机地结合在一起，通过统筹管理，使家居生活更加舒适、安全。该控制器集家用电器控制、四表（水、电、煤、热）自动抄表器、门禁（可视／对讲）系统、家庭安防系统、有线电视／宽带网通信、电话网通信等功能于一体，从而实现家庭理财、家庭安防、家庭社区化服务、家庭电子保姆等功能。本设计采用32位嵌入式多媒体芯片Virgine G2 MPU、研制各个设备接口电路、通信接口电路、以及图像图形文字叠加显示电路设计原理。本文给出了系统硬件结构框图和通信接口电路原理图。基于EISC STUDIO开发环境，在Virgine G2中嵌入了实时多任务操作系统μC／OS-Ⅱ，并移植了LwIP协议栈，USB接口协议。本文给出了主要功能模块的软件流程图。研发智能家居控制器既具有广阔的市场前景，又符合国家的产业发展导向。高科技含量的智能家居控制器具有强大的生命力，在未来的年代内将有着很大的市场潜力。
二、一种新颖的多媒体SoC芯片——Virgine G2（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、一种新颖的多媒体SoC芯片——Virgine G2（论文提纲范文）
（1）基于单目图像的深度估计算法研究（论文提纲范文）
| 缩略语表 |
| 中文摘要 |
| 英文摘要 |
| 第1章 绪论 |
| 1.1 本课题研究的背景与意义 |
| 1.2 深度估计研究现状 |
| 1.2.1 单幅图像深度估计算法 |
| 1.2.2 多幅图像深度估计算法 |
| 1.3 论文的研究内容和主要贡献 |
| 1.4 论文组织结构 |
| 第2章 单目视频的自适应深度估计 |
| 2.1 引言 |
| 2.2 算法框架 |
| 2.3 运动分类 |
| 2.4 基于图像理解的初始深度估计 |
| 2.5 无运动视频序列的深度估计 |
| 2.5.1 图像分类 |
| 2.5.2 目标图像的深度优化 |
| 2.5.3 非目标图像的深度优化 |
| 2.6 运动视频序列的深度估计 |
| 2.6.1 局部运动视频序列的深度估计 |
| 2.6.2 全局运动视频序列的深度估计 |
| 2.7 实验结果分析 |
| 2.7.1 运动分类 |
| 2.7.2 无运动视频序列 |
| 2.7.3 运动视频序列 |
| 2.8 本章小结 |
| 第3章 基于数据驱动方法和深度线索的单幅图像深度估计 |
| 3.1 引言 |
| 3.2 算法框架 |
| 3.3 基于机器学习的图像分类 |
| 3.4 非目标图像的深度获取 |
| 3.4.1 候选图像检索 |
| 3.4.2 深度迁移 |
| 3.4.3 深度融合 |
| 3.4.4 深度优化 |
| 3.5 目标图像的深度获取 |
| 3.5.1 基于几何和显着线索的初始深度获取 |
| 3.5.2 基于散焦信息的深度获取 |
| 3.5.3 深度融合 |
| 3.6 实验结果分析 |
| 3.6.1 图像分类 |
| 3.6.2 深度估计 |
| 3.6.3 立体渲染 |
| 3.7 总结 |
| 第4章 梯度域中基于非参数学习的单幅图像深度重建 |
| 4.1 引言 |
| 4.2 算法框架 |
| 4.3 KNN检索 |
| 4.3.1 特征提取 |
| 4.3.2 基于特征匹配的KNN检索 |
| 4.4 基于CPM的深度梯度迁移 |
| 4.4.1 基于CPM的像素级对应关系计算 |
| 4.4.2 候选图像的深度梯度向输入图像迁移 |
| 4.5 基于置信度量的深度梯度融合 |
| 4.6 基于边缘知识的深度梯度优化 |
| 4.7 基于梯度信息的深度重建 |
| 4.8 实验结果分析 |
| 4.8.1 客观实验 |
| 4.8.2 主观实验 |
| 4.9 总结 |
| 第5章 基于非参数学习和双向深度传播的2D视频自动深度预测 |
| 5.1 引言 |
| 5.2 算法框架 |
| 5.3 关键帧的深度估计 |
| 5.3.1 全局深度获取 |
| 5.3.2 基于背景建模的前景目标检测 |
| 5.3.3 深度优化 |
| 5.4 非关键帧的深度估计 |
| 5.4.1 基于关键帧的双向深度传播 |
| 5.4.2 前向深度和后向深度的融合 |
| 5.5 实验结果分析 |
| 5.5.1 客观实验 |
| 5.5.2 主观实验 |
| 5.6 总结 |
| 第6章 总结与展望 |
| 6.1 论文主要工作总结 |
| 6.2 未来研究工作展望 |
| 参考文献 |
| 致谢 |
| 攻读学位期间发表的论文以及参与的科研项目 |
| 论文1 |
| 论文2 |
| 论文3 |
| 学位论文评阅及答辩情况表 |
（2）嵌入式人脸识别门禁系统设计与实现（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 课题研究背景及意义 |
| 1.2 国内外研究现状 |
| 1.3 门禁系统及其发展趋势 |
| 1.4 本文主要研究内容 |
| 第2章 嵌入式人脸识别门禁系统总体方案分析与设计 |
| 2.1 系统总体需求分析 |
| 2.1.1 系统的功能需求 |
| 2.1.2 系统的性能要求 |
| 2.1.3 系统的设计目标 |
| 2.2 系统总体方案设计 |
| 2.2.1 主处理器选择 |
| 2.2.2 TMS320DM6446 硬件结构 |
| 2.2.3 系统硬件设计框图 |
| 2.3 本章小结 |
| 第3章 嵌入式人脸识别门禁系统的硬件电路设计 |
| 3.1 电源电路设计 |
| 3.1.1 电源需求分析 |
| 3.1.2 DSP 核心系统电源 |
| 3.1.3 门禁系统控制电源 |
| 3.2 核心板设计 |
| 3.2.1 DDR2 SDRAM 电路 |
| 3.2.2 NAND FLASH 电路 |
| 3.2.3 核心板与控制板接口电路 |
| 3.3 前端识别系统设计 |
| 3.3.1 图像采集模块电路 |
| 3.3.2 LCD 显示模块电路 |
| 3.3.3 按键模块电路 |
| 3.4 后端控制系统设计 |
| 3.4.1 视频解码电路 |
| 3.4.2 以太网接口电路 |
| 3.4.3 USB 模块电路 |
| 3.4.4 SD 卡接口电路 |
| 3.4.5 UART 接口电路 |
| 3.5 本章小结 |
| 第4章 嵌入式人脸识别门禁系统算法研究与软件设计 |
| 4.1 基于单演表述的人脸识别方法 |
| 4.1.1 单演信号理论 |
| 4.1.2 单演同相幅值模式 |
| 4.1.3 基于分块的线性判别分析(BFLD) |
| 4.1.4 结合 PMMSP 和 BFLD 的人脸识别 |
| 4.1.5 实验结果及分析 |
| 4.2 系统驱动开发 |
| 4.3 图像采集模块驱动 |
| 4.3.1 摄像头驱动 |
| 4.3.2 VPFE 驱动 |
| 4.3.3 TVP5158 驱动 |
| 4.3.4 图像采集过程 |
| 4.4 应用程序设计 |
| 4.4.1 门禁控制程序设计 |
| 4.4.2 ID 读卡程序设计 |
| 4.4.3 以太网程序设计 |
| 4.5 本章小结 |
| 第5章 嵌入式人脸识别门禁系统测试 |
| 5.1 硬件测试 |
| 5.1.1 裸板测试 |
| 5.1.2 硬件上电测试 |
| 5.2 软件测试 |
| 5.2.1 RS232 测试 |
| 5.2.2 RS485 测试 |
| 5.2.3 USB 测试 |
| 5.2.4 SD 卡测试 |
| 5.2.5 Web 服务测试 |
| 5.2.6 告警测试 |
| 5.2.7 组合开门测试 |
| 5.3 可靠性测试 |
| 5.3.1 高低温测试 |
| 5.3.2 电磁兼容性测试 |
| 5.4 系统联合调试 |
| 5.5 本章小结 |
| 总结与展望 |
| 1、工作总结 |
| 2、课题展望 |
| 参考文献 |
| 致谢 |
| 附录A（攻读学位期间发表的学术论文） |
| 附录B（可靠性测试报告） |
| 附录C（门禁控制主程序代码） |
（3）基于TI DaVinci技术的3G移动视频监控系统（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 选题依据及研究背景 |
| 1.2 论文的研究创新性 |
| 1.3 论文完成的工作 |
| 第2章 TI DaVinci 技术概述 |
| 2.1 ARM 子系统 |
| 2.2 C64x+子系统 |
| 2.3 ARM 与DSP 的集成 |
| 第3章 系统硬件设计 |
| 3.1 系统整体概述 |
| 3.2 电源管理模块电路设计 |
| 3.3 存储器电路系统设计 |
| 3.3.1 DDR2 内存接口电路设计 |
| 3.3.2 Flash 存储器 |
| 3.3.3 ATA 硬盘接口电路设计 |
| 3.4 CPLD 逻辑控制模块 |
| 3.5 音视频接口电路设计 |
| 3.6 以太网接口模块 |
| 3.7 USB 接口模块 |
| 3.8 JTAG 接口电路设计 |
| 3.9 串口接口电路设计(UART) |
| 3.10 PCB 设计 |
| 3.11 本章小结 |
| 第4章 TMS320DM6446 系统程序的设计 |
| 4.1 系统启动方式 |
| 4.2 Bootloader 启动程序 |
| 4.2.1 Bootloader 概述 |
| 4.2.2 U-Boot 编译 |
| 4.3 Liunx 内核移植与裁剪 |
| 4.4 3G 上网卡驱动 |
| 4.4.1 3G 上网卡驱动移植 |
| 4.4.2 pppd 拨号工具的编译与移植 |
| 4.5 V4L2 视频驱动和应用分析 |
| 4.6 本章小结 |
| 第5章 TMS320DM6446 系统应用程序的设计 |
| 5.1 音视频编/解码算法应用程序 |
| 5.2 PC 客户端电视墙设计 |
| 5.2.1 PC 客户端电视墙界面概述 |
| 5.2.2 PC 客户端电视墙软件设计 |
| 5.3 Windows Mobile 3G 智能手机客户端电视墙设计 |
| 5.3.1 Windows Mobile 开发环境的搭建 |
| 5.3.2 手机客户端电视墙软件设计 |
| 5.4 本章小结 |
| 总结 |
| 致谢 |
| 参考文献 |
| 攻读学位期间取得学术成果 |
| 附录A 系统PCB 视图顶层 |
| 附录B 系统PCB 视图底层 |
（4）面向移动设备的光栅化处理器的研究与设计（论文提纲范文）
| 摘要 |
| Abstract |
| 目录 |
| 第一章 绪论 |
| 1.1 研究背景和意义 |
| 1.2 国内外研究现状 |
| 1.3 论文所做的主要工作 |
| 1.4 本文章节安排 |
| 1.5 本章小结 |
| 第二章 面向移动设备的光栅化处理器的理论基础 |
| 2.1 本章引言 |
| 2.2 3D 图形绘制管线 |
| 2.3 三角面填充算法 |
| 2.3.1 边界扫描算法 |
| 2.3.2 边界方程扫描算法 |
| 2.4 像素插值算法 |
| 2.4.1 平面插值算法 |
| 2.4.2 重心插值算法 |
| 2.4.3 透视校正插值算法 |
| 2.5 反走样 |
| 2.5.1 超采样法 |
| 2.5.2 累积缓冲器 |
| 2.6 可见性测试 |
| 2.7 本章小结 |
| 第三章 面向移动设备的光栅化处理器的硬件架构 |
| 3.1 本章引言 |
| 3.2 图形绘制的流水线和并行化 |
| 3.3 面向移动设备光栅化单元硬件架构设计 |
| 3.3.1 光栅化模块系统框图和处理流程 |
| 3.3.2 三角形建立单元 |
| 3.3.3 像素块扫描单元 |
| 3.3.4 像素块处理模块 |
| 3.3.5 像素生成模块 |
| 3.4 本章小结 |
| 第四章 面向移动设备可编程三角形建立引擎的设计 |
| 4.1 本章引言 |
| 4.2 可编程三角形建立引擎的整体架构 |
| 4.2.1 定点SIMD 数据通路 |
| 4.2.2 指令流水线结构 |
| 4.2.3 可编程三角形建立引擎的处理过程 |
| 4.3 面向移动设备的可编程三角形建立引擎的指令系统 |
| 4.3.1 指令格式 |
| 4.3.2 指令集的确定 |
| 4.4 可编程三角形建立引擎的顶层结构 |
| 4.5 三角形建立引擎关键模块设计与验证 |
| 4.5.1 控制模块的设计 |
| 4.5.2 数据旁路模块 |
| 4.5.3 存储单元 |
| 4.5.4 运算单元模块 |
| 4.5.5 RPC 模块 |
| 4.6 可编程三角形建立引擎的功能仿真 |
| 4.7 本章小结 |
| 第五章 SOPC 验证平台的搭建 |
| 5.1 本章引言 |
| 5.2 SOPC 平台搭建 |
| 5.2.1 硬件平台搭建 |
| 5.2.2 搭建软件开发平台 |
| 5.3 可编程三角形建立引擎指令实现 |
| 5.4 可编程三角形建立引擎的实验结果 |
| 5.5 本章小结 |
| 第六章 总结与展望 |
| 6.1 本文工作总结 |
| 6.2 未来研究方向 |
| 参考文献 |
| 攻读硕士学位期间发表的论文和参与的科研项目 |
| 致谢 |
（5）SOC软硬件协同方法及其在FPGA芯片测试中的应用研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 研究背景 |
| 1.2 研究现状 |
| 1.3 本论文的贡献 |
| 1.4 本论文的内容 |
| 第二章 SOC软硬件协同系统的通道层与传输层设计 |
| 2.1 设计原理概述 |
| 2.2 通道层的设计与实现 |
| 2.3 传输层的设计与实现 |
| 2.4 数据传输的性能研究 |
| 2.5 本章小结 |
| 第三章 基于事务级的SOC软硬件协同验证系统的设计 |
| 3.1 设计原理概述 |
| 3.2 事务层软件的实现 |
| 3.3 事务层硬件的设计 |
| 3.4 SOC软硬件协同仿效通讯协议的设计 |
| 3.5 流模式的仿真模式 |
| 3.6 实验设计与测试 |
| 3.7 本章小结 |
| 第四章 基于架构级的SOC软硬件协同验证系统的设计 |
| 4.1 设计原理概述 |
| 4.2 软硬件侧代码的划分 |
| 4.3 仿真器和FPGA的端口值交换 |
| 4.4 软硬件之间的同步研究 |
| 4.5 硬件加速平台验证举例 |
| 4.6 新颖的FIR设计与验证 |
| 4.7 本章小结 |
| 第五章 SOC软硬件协同方法在FPGA测试中的应用 |
| 5.1 FPGA芯片测试的发展现状 |
| 5.2 基于SOC软硬件协同的FPGA测试系统 |
| 5.3 FPGA的IOB测试 |
| 5.4 FPGA的CLB测试 |
| 5.5 FPGA的IR测试 |
| 5.6 FPGA的WED测试 |
| 5.7 本章小结 |
| 第六章 总结和研究展望 |
| 6.1 结论 |
| 6.2 进一步的工作 |
| 致谢 |
| 参考文献 |
| 攻博期间取得的研究成果 |
（6）全定制高性能的算术逻辑运算单元的研究设计（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 课题研究背景 |
| 1.2 数字信号处理器 |
| 1.2.1 数字信号处理器的概述 |
| 1.2.2 数字信号处理器的特点 |
| 1.2.3 数字信号处理器的实现 |
| 1.2.4 数字信号处理器的发展 |
| 1.2.5 数字信号处理器的展望 |
| 1.3 数字信号处理器中运算部件特点及发展情况 |
| 1.4 国内外运算部件的相关研究 |
| 1.5 课题研究来源、目的与意义 |
| 1.6 本课题的主要内容 |
| 第二章 高性能ALU的技术研究 |
| 2.1 研究分析ALU中的各种加法器的实现理论及算法 |
| 2.1.1 串行进位加法器 |
| 2.1.2 旁路进位加法器 |
| 2.1.3 跳跃进位加法器 |
| 2.1.4 线性选择进位加法器 |
| 2.1.5 超前进位加法器 |
| 2.2 研究分析ALU中的各种加法器的性能对比 |
| 2.3 ALU中超前加法器的高性能设计 |
| 2.3.1 先行进位理论 |
| 2.3.2 并行进位理论 |
| 2.3.3 各种最优树形结构的理论研究 |
| 2.4 本设计中ALU加法器树形结构的确定 |
| 2.5 本章小结 |
| 第三章 X-DSP处理器中ALU的研究与设计 |
| 3.1 X-DSP处理器CPU结构概述 |
| 3.2 X-DSP处理器指令集及其指令功能实现 |
| 3.2.1 指令集 |
| 3.2.2 指令功能实现 |
| 3.3 ALU总体电路设计思路 |
| 3.3.1 算术逻辑单元(ALU)的输入处理(SXM) |
| 3.3.2 算术逻辑单元(ALU)的溢出处理(OVM) |
| 3.3.3 算术逻辑单元(ALU)的进位位处理(C) |
| 3.3.4 算术逻辑单元(ALU)的双16位模式处理(C16) |
| 3.4 ALU算法设计思路 |
| 3.5 ALU总体设计图 |
| 3.6 设计流程 |
| 3.6.1 运算控制电路设计 |
| 3.6.2 运算电路设计(PG函数设计) |
| 3.6.3 组内并行进位电路设计 |
| 3.6.4 组间串行进位电路设计 |
| 3.6.5 低16位超前进位电路设计 |
| 3.6.6 双16位模式实现电路设计 |
| 3.6.7 数据控制选择通路电路设计 |
| 3.6.8 ALU时钟信号电路设计 |
| 3.7 本章小结 |
| 第四章 X-DSP处理器中ALU的功能仿真验证 |
| 4.1 功能仿真验证的基本介绍 |
| 4.2 局部功能仿真验证 |
| 4.3 整体功能仿真验证 |
| 4.3.1 ALU逻辑功能仿真验证 |
| 4.3.2 ALU算术功能仿真验证 |
| 4.3.3 ALU功能出错验证 |
| 4.4 本章小结 |
| 第五章 X-DSP处理器中ALU的电路版图设计和总体设计体会 |
| 5.1 电路版图设计 |
| 5.1.1 电路版图规划 |
| 5.1.2 全局版图设计 |
| 5.1.3 全局版图模拟分析 |
| 5.2 设计体会 |
| 5.2.1 研究设计体会 |
| 5.2.2 功能仿真体会 |
| 5.3 本章小结 |
| 第六章 结束语 |
| 6.1 全文工作总结 |
| 6.2 未来工作的展望 |
| 参考文献 |
| 附录 激励文件码 |
| 致谢 |
| 攻读学位期间主要的研究成果 |
（7）变长编码在SoC测试中的应用研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 致谢 |
| 第一章 绪论 |
| 1.1 SoC测试概述 |
| 1.1.1 SoC测试成本 |
| 1.1.2 SoC测试现状 |
| 1.1.3 SoC测试意义 |
| 1.2 本文创新点及内容安排 |
| 第二章 SoC测试数据压缩方法简介 |
| 2.1 SoC测试技术 |
| 2.1.1 数字逻辑核测试 |
| 2.1.2 存储器的测试 |
| 2.1.3 基于DSP模拟和混合信号测试 |
| 2.2 外建自测试方案 |
| 2.2.1 字典编码 |
| 2.2.2 哈夫曼编码 |
| 2.2.3 9C编码 |
| 2.2.4 游程编码 |
| 2.2.5 交替与连续长度码 |
| 2.2.6 混合定变长码 |
| 2.3 本章小结 |
| 第三章 部分编码压缩方案 |
| 3.1 Golomb码 |
| 3.2 部分编码 |
| 3.3 测试数据及压缩效果分析 |
| 3.3.1 测试数据分析 |
| 3.3.2 压缩增益分析 |
| 3.4 解码器及FSM状态图 |
| 3.5 实验结果 |
| 3.6 本章小结 |
| 第四章 组扩展编码在测试数据压缩中的应用 |
| 4.1 FDR码 |
| 4.2 组扩展编码 |
| 4.3 测试数据及压缩效果分析 |
| 4.3.1 测试数据分析 |
| 4.3.2 压缩增益分析 |
| 4.4 解码器及FSM状态图 |
| 4.5 实验结果 |
| 4.6 本章小结 |
| 第五章 总结与展望 |
| 5.1 总结 |
| 5.2 展望 |
| 参考文献 |
| 攻读硕士学位期间发表的论文 |
（8）多核SoC中的片上网络关键技术研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 课题研究背景 |
| 1.2 MPSoC 片上通信面临的严峻挑战 |
| 1.3 片上网络（NoC）技术 |
| 1.3.1 NoC 的技术优势 |
| 1.3.2 片上微网络与片外宏观网络的不同 |
| 1.3.3 NoC 的分层抽象模型 |
| 1.4 NoC 的相关研究概述 |
| 1.4.1 链路层的相关研究 |
| 1.4.2 网络层的相关研究 |
| 1.4.3 网络适配层的相关研究 |
| 1.4.4 系统层的相关研究 |
| 1.5 本文主要研究内容 |
| 1.6 论文的组织结构 |
| 第2章 基于一种时空编码电路技术的低延时低能耗的片上互连总线设计 |
| 2.1 引言 |
| 2.2 DISP 时间编码技术 |
| 2.2.1 DISP 编码原理 |
| 2.2.2 时间编码逻辑 |
| 2.2.3 时序约束 |
| 2.2.4 电路设计及噪声考虑 |
| 2.3 BIDISP 时空编码技术 |
| 2.3.1 DISP 码与BI 码的组合 |
| 2.3.2 空间编码电路 |
| 2.4 实验与比较 |
| 2.4.1 延时与峰值能量/峰值电流方面的比较 |
| 2.4.2 平均能量比较 |
| 2.5 本章小结 |
| 第3章 信号斜率和延时共同约束下的低功耗互连优化方法 |
| 3.1 引言 |
| 3.2 插入中继器的互连总线的延时与能量模型 |
| 3.2.1 标准非编码互连总线的传输延时与信号转换时间模型 |
| 3.2.2 标准非编码互连总线的能量模型 |
| 3.2.3 总线编码技术对传输延时和信号转换时间的影响 |
| 3.2.4 总线编码技术对能量的影响 |
| 3.3 中继器插入优化方法 |
| 3.4 实验与分析 |
| 3.4.1 实验设置 |
| 3.4.2 实验结果 |
| 3.5 本章小结 |
| 第4章 一种支持确定性/自适应路由的低延迟BE 路由器结构 |
| 4.1 引言 |
| 4.2 路由器的整体结构设计 |
| 4.2.1 路由决策的选择 |
| 4.2.2 路由器整个结构的流水线设计 |
| 4.2.3 虚拟通道分配机制及缓存策略 |
| 4.3 路由器中的关键模块设计 |
| 4.3.1 并行输出调度设计 |
| 4.3.2 死锁避免机制设计 |
| 4.3.3 低竞争的SA 分配及精简的Crossbar 设计 |
| 4.3.4 多数据包共享单个VC 的存储机制设计 |
| 4.4 性能测试与比较 |
| 4.5 本章小结 |
| 第5章 一种提供服务质量硬保障的BE/GS 路由器结构 |
| 5.1 引言 |
| 5.2 支持QoS 硬保障的BE/GS 路由器体系结构 |
| 5.2.1 GS 虚连接建立阶段 |
| 5.2.2 GS 数据流传输阶段 |
| 5.2.3 GS 虚连接撤销阶段 |
| 5.3 性能测试与分析 |
| 5.3.1 性能指标 |
| 5.3.2 实验环境设置 |
| 5.3.3 性能评测结果 |
| 5.4 本章小结 |
| 第6章 面向异构NoC 能量优化的软硬件协同综合算法 |
| 6.1 引言 |
| 6.2 NoC 平台描述 |
| 6.2.1 能量模型 |
| 6.2.2 延迟模型 |
| 6.3 问题的形式化 |
| 6.3.1 定义 |
| 6.3.2 问题的形式化 |
| 6.4 软/硬件协同综合算法 |
| 6.4.1 算法的初始化 |
| 6.4.2 基于权重的任务分配和PE 映射 |
| 6.4.3 任务调度与路由路径分配 |
| 6.4.4 外层循环及PE 最终确定 |
| 6.4.5 动态电压频率调制（DVFS） |
| 6.5 实验与结果 |
| 6.5.1 实验设置 |
| 6.5.2 实验结果 |
| 6.6 本章小结 |
| 结论 |
| 参考文献 |
| 攻读学位期间发表的学术论文 |
| 致谢 |
| 个人简历 |
（9）高性能、低功耗∑△模数转换器的研究与实现（论文提纲范文）
| 致谢 |
| 摘要 |
| ABSTRACT |
| 1 绪论 |
| 1.1 课题意义 |
| 1.2 课题技术背景 |
| 1.3 ∑△调制技术的历史与发展趋势 |
| 1.4 本论文的主要工作 |
| 1.5 论文安排 |
| 2 模数转换器 |
| 2.1 A/D转换器的性能指标 |
| 2.1.1 A/D转换器的静态特性 |
| 2.1.2 A/D转换器的动态特性 |
| 2.2 A/D转换器的结构类型 |
| 2.2.1 并行型(或闪烁型)A/D转换器 |
| 2.2.2 分级比较型A/D转换器 |
| 2.2.3 流水线型A/D转换器 |
| 2.2.4 逐次逼近型A/D转换器 |
| 2.2.5 双积分型A/D转换器 |
| 2.2.6 过采样A/D转换器 |
| 2.3 ∑△调制器 |
| 2.3.1 一阶∑△调制器 |
| 2.3.2 二阶∑△调制器 |
| 2.3.3 高阶单环∑△调制器 |
| 2.3.4 级联∑△调制器 |
| 2.3.5 多位∑△调制器 |
| 2.4 本章小结 |
| 3 ∑△调制器的误差机制 |
| 3.1 ∑△调制器中的误差机制 |
| 3.2 影响量化噪声传输函数的非理想因素 |
| 3.2.1 运放有限直流增益 |
| 3.2.2 电容失配 |
| 3.3 积分器动态特性引入的误差 |
| 3.3.1 积分器瞬态响应模型 |
| 3.3.2 不完全建立噪声 |
| 3.3.3 压摆率引入失真 |
| 3.4 热噪声 |
| 3.4.1 采样系统中的噪声功率谱密度 |
| 3.4.2 开关电容积分器的输入等效热噪声 |
| 3.4.3 开关电容∑△调制器的热噪声 |
| 3.5 其他噪声和失真机制 |
| 3.5.1 由于电容非线性引入的谐波失真 |
| 3.5.2 由于运放非线性开环增益引入的失真 |
| 3.5.3 时钟抖动引入的噪声 |
| 3.6 本章小结 |
| 4 高分辨率∑△调制器系统设计 |
| 4.1 结构选择 |
| 4.2 2-1级联调制器原型设计 |
| 4.3 信号缩放 |
| 4.4 行为仿真 |
| 4.4.1 热噪声分析 |
| 4.4.2 积分器的非理想性 |
| 4.5 本章小节 |
| 5 ∑△调制器电路设计与版图设计 |
| 5.1 2-1级联∑△调制器电路实现 |
| 5.2 电路模块设计 |
| 5.2.1 采样电路 |
| 5.2.2 开关电路的设计和优化 |
| 5.2.3 电容的设计和优化 |
| 5.2.4 跨导放大器 |
| 5.2.5 参考电流源 |
| 5.2.6 比较器 |
| 5.2.7 时钟电路 |
| 5.3 整体仿真验证 |
| 5.4 版图设计 |
| 5.4.1 隔离与屏蔽 |
| 5.4.2 对称性考虑 |
| 5.4.3 版图总体布局 |
| 5.5 本章小结 |
| 6 数字抽取滤波器设计 |
| 6.1 抽取滤波器结构 |
| 6.1.1 梳状滤波器 |
| 6.1.2 半带滤波器 |
| 6.2 抽取滤波器原型设计 |
| 6.3 抽取滤波器实现 |
| 6.4 本章小结 |
| 7 芯片实现与测试结果 |
| 7.1 测试方案 |
| 7.2 测试结果 |
| 7.3 结论 |
| 8 总结及展望 |
| 8.1 研究成果总结 |
| 8.2 对未来工作的展望 |
| 参考文献 |
| 作者简历及在学期间所取得的科研成果 |
（10）基于VG2多媒体芯片的智能家居控制器通信接口设计（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 智能家居的起源与发展前景 |
| 1.1.1 国外智能家居的起源与发展 |
| 1.1.2 国内智能家居的发展 |
| 1.2 本文的主要内容 |
| 第二章 智能家居控制器的总体设计 |
| 2.1 智能家居控制器的设计原则和要求 |
| 2.1.1 智能家居控制器的设计原则 |
| 2.1.2 智能家居控制器的设计要求 |
| 2.1.3 智能家居控制器的功能要求 |
| 2.2 智能家居控制器总体设计方案 |
| 2.2.1 智能家居控制器硬件总体设计 |
| 2.2.2 智能家居控制器软件总体设计 |
| 2.3 智能家居控制器关键技术分析 |
| 2.3.1 视频叠加技术 |
| 2.3.2 以太网通讯控制技术 |
| 2.3.3 通用串行总线技术 |
| 第三章 硬件设计 |
| 3.1 微处理器基本单元电路 |
| 3.1.1 微处理器芯片选择 |
| 3.1.2 时钟电路设计 |
| 3.1.3 复位电路设计 |
| 3.1.4 存储器电路设计 |
| 3.1.5 电源电路设计 |
| 3.2 设备接口电路 |
| 3.2.1 以太网接口电路设计 |
| 3.2.2 USB接口电路设计 |
| 3.2.3 I/O接口设计 |
| 3.3 视频叠加电路设计 |
| 3.3.1 芯片选择 |
| 3.3.2 视频叠加电路 |
| 第四章 软件设计 |
| 4.1 智能家居控制器软件流程图 |
| 4.2 硬件初始化 |
| 4.2.1 VG2的初始化 |
| 4.2.2 RTL8019AS的初始化 |
| 4.2.3 ISP1161A的初始化 |
| 4.2.4 8255A的初始化 |
| 4.3 μC/OS-II移植 |
| 4.3.1 μC/OS-II简介 |
| 4.3.2 μC/OS-II移植到VG2的论证 |
| 4.3.3 μC/OS-II的移植 |
| 4.3.4 μC/OS-II的任务管理 |
| 4.4 TCP/IP协议栈移植和以太网通信的实现 |
| 4.4.1 TCP/ IP简介 |
| 4.4.2 LwIP简介 |
| 4.4.3 LwIP在林μC/OS-II下的实现 |
| 4.4.4 以太网通信任务 |
| 4.5 USB主机控制器的实现 |
| 4.5.1 USB通信协议 |
| 4.5.2 基于 VG2控制 USB主机的实现内容 |
| 4.5.3 PTD数据结构 |
| 4.5.4 USB主机系统的实现内容 |
| 4.5.5 USB主机控制器驱动 HCD接口函数设计 |
| 4.5.6 USB通信任务 |
| 第五章 实验与分析 |
| 5.1 实验系统组成 |
| 5.2 实验平台 |
| 5.3 实验步骤与结果 |
| 第六章 总结与展望 |
| 6.1 研究开发工作的总结 |
| 6.2 研究展望 |
| 参考文献 |
四、一种新颖的多媒体SoC芯片——Virgine G2（论文参考文献）
- [1]基于单目图像的深度估计算法研究[D]. 徐慧慧. 山东大学, 2018(02)
- [2]嵌入式人脸识别门禁系统设计与实现[D]. 刘机福. 湖南大学, 2014(03)
- [3]基于TI DaVinci技术的3G移动视频监控系统[D]. 高九岗. 成都理工大学, 2011(04)
- [4]面向移动设备的光栅化处理器的研究与设计[D]. 李玉云. 中国科学技术大学, 2010(01)
- [5]SOC软硬件协同方法及其在FPGA芯片测试中的应用研究[D]. 廖永波. 电子科技大学, 2010(07)
- [6]全定制高性能的算术逻辑运算单元的研究设计[D]. 罗锋. 中南大学, 2009(04)
- [7]变长编码在SoC测试中的应用研究[D]. 王保青. 合肥工业大学, 2009(11)
- [8]多核SoC中的片上网络关键技术研究[D]. 张庆利. 哈尔滨工业大学, 2008(03)
- [9]高性能、低功耗∑△模数转换器的研究与实现[D]. 马绍宇. 浙江大学, 2008(07)
- [10]基于VG2多媒体芯片的智能家居控制器通信接口设计[D]. 孙伟. 合肥工业大学, 2007(03)