一、基于FPGA的H.263编码器设计（论文文献综述）
李旸[1]（2021）在《C实现基于游程的符号分组熵编码在视频压缩中的应用》文中指出近年来,视频压缩技术得到广泛应用,并且飞速发展。随着5G的时代到来,对于视频的清晰度的要求越来越高。不可避免的是视频清晰度越高,整个视频的数据量就越大。视频压缩技术一般包括下面几个部分:变换、量化、熵编码。其中熵编码是对于整个视频能否压缩到理想熵值起到至关重要的作用。本文实现的是一种新的三维变换视频压缩算法,该算法不使用运动补偿。实现的视频压缩算法的每个模块都是采用更独立和高效的算法。对于变换的步骤,SCWP（Spectral Condensed Wavelet Packet）即小波变换（频谱压缩小波包）被采用。对于量化步骤,使用新颖且简单的阈值化方法来实现熵约束标量量化。对于熵编码步骤,一种基于游程的符号分组的熵编码新型熵编码技术,这种二进制熵编码可以是应用于多符号源编码,并且它对接近于独立分布的信源编码时,最佳冗余率的范围在信源熵的1.5%以内。优点在于从算法复杂度上来说,这种变换视频编码算法的复杂度类似于二维静止图像变换编码算法的复杂度。然而,在高比特率的视频压缩上,其视频压缩性能的表现可以与传统标准压缩方案HEVC（High Efficiency Video coding）媲美。本文所做的工作如下,在整个压缩程序中,使用C语言实现基于游程的符号分组的熵编码的模块,并且将整个压缩程序调试正常运行,运算结果与matlab程序运行一致。在结果分析中,用传统的视频压缩标准方案H264的参考软件JM和HEVC参考软件HM跟本文实现的压缩程序进行对比,证明其在高质量的视频压缩中有着特有的优势。
秦传义[2]（2020）在《基于FPGA的H.265视频编码系统设计》文中指出H.265/HEVC是新一代视频编解码标准,主要用于高清和超高清视频。与上一代H.264相比,H.265是基于H.264的基础上保留原来的某些技术,同时加以改进,提高了压缩率、编码质量,同时视频码率降低了一倍。然而H.265编码算法计算复杂度高,需要极强的计算能力才能完成视频的实时编解码,而软件解决方案造成吞吐率很低,很难满足实时编码要求。因此将FPGA与H.265编码技术相结合,可以充分利用FPGA并行处理以及IP核灵活访问的优势,从而有效提高编码性能和速度。本文以H.265视频编解码标准为研究对象,针对H.265编码中复杂度高的帧内和帧间预测模块进行基于FPGA的硬件设计。针对传统的嵌入式处理器实现的编码系统编码性能差的问题,本文提出了一种基于Zynq平台的H.265编码系统设计方案,通过构建基于片上系统（System on Chip,SoC）的编码设计方案,来弥补传统编码系统的缺点。本论文的主要研究内容如下:1.本文深入分析H.265编码标准的结构,研究了H.265视频编码的实现过程,针对帧内预测模式多且划分层次复杂,导致遍历的划分与预测模式组合太多,带来的计算量非常大的问题,本文使用基本块作为处理单元的硬件复用结构,并且能够支持所有模式的预测,通过并行计算可有效减少编码时间;针对帧间预测过程中运动估计算法的高计算复杂度的问题,本文在传统TZSearch算法的基础上提出基于FPGA的算法改进和硬件设计,从而加快运动估计过程中系统的处理速度。2.针对传统编码系统的低速,低集成度和高功耗问题,本文提出了一种基于Zynq的解决方案。设计了基于AXI-Stream接口的H.265编码IP核、数据缓存和打包模块设计,并在Zynq7020平台上完成摄像头采集和编码IP核的驱动设计,最终完成了整套的视频釆集、显示、编码和存储编码系统。经实验结果表明,该系统能够稳定实现1920×1080P@30fps高清视频的实时编码传输。
刘亚婷[3]（2019）在《X-DSP中H.264编码器加速模块的设计与实现》文中进行了进一步梳理DSP可以灵活的实现编码器,且X-DSP芯片主频高、并行处理能力强,适用于视频图像的处理,是实现H.264编码器的理想平台。但基于X-DSP的纯软件无法满足视频编码高清实时的要求,因此设计基于X-DSP的专用视频编码加速模块,利用ASIC技术实现部分复杂核心的编码算法,利用DSP实现部分算法,兼顾编码器的灵活与性能。本文中利用DSP芯片特点,以实际通信系统的应用需求为背景,在深入研究H.264编码器算法的基础上,重点对编码算法中计算复杂度高、数据相关性强、难以并行处理的核心算法进行优化,针对高清视频的实时编码要求,设计出H.264编码器硬件加速模块的微体系结构,主要研究工作和成果如下:1、基于H.264编码标准,本文采用H.264编码器加速模块的微体系结构。基于编码数据流及控制流,设计访问接口、访问冲突控制机制,流畅实现算法中的“生成-消费”。2、基于加速模块的计算特点,设计编码器各模块的硬件架构,包括帧内预测、帧间预测、变换量化、CAVLC、CABAC、去块滤波模块。基于各模块计算特点配置存储资源。针对串行编码,采取4路、8路并行编码机制,提高编码效率。针对同一数据的频繁访问,采取存储器共享实现数据复用。针对多种模式选择,采取快速判断算法,降低模式选择计算量。针对运动估计算法,采取快速全搜索算法,提高搜索速度。针对读取更新上下文时的数据相关,采取两路存储器存放,实现数据并行。针对滤波顺序复杂,采取分组滤波算法,解决数据相关,降低控制滤波的复杂度。3、对H.264编码器加速模块RTL设计进行验证与综合,设计的加速模块总面积为2090529 um2,总功耗为2170 mW,关键路径延时为1.59 ns。使用4种视频序列对加速模块性能评测,结果显示加速模块的编码速度平均可以达到32帧每秒,而实时要求每秒30帧,满足实时编码要求,且经加速模块处理的图像质量,主观、客观方面都表现良好。将H.264编码器加速模块分别与FPGA-1、FPGA-2、ASIC这三种实现方案的编码器在性能、面积、功耗方面做比较,结果显示本文设计的编码器的编码效率高、面积较小、功耗较低。本文设计的H.264编码器加速模块微体系结构,设计了帧内预测、帧间预测、变换量化、CAVLC、CABAC、去块滤波等模块的架构,为高清视频实时编码器的研究设计奠定重要的理论基础。
李旭[4]（2019）在《星载图像帧间无损-近无损压缩系统设计与实现》文中研究表明图像无损/近无损压缩具有信息保真度高的优势,在卫星遥感、深空探测等空间应用领域具有广泛的应用需求。本论文涉及某卫星遥感高帧频凝视相机图像数据的无损/近无损压缩系统设计与实现,面临高保真、强实时、高可靠压缩技术难题,需解决压缩与保真矛盾、实时压缩资源需求大与星上资源有限矛盾。图像单帧无损/近无损压缩比一般较低,利用图像帧间的相关性可提升压缩比。本文针对图像帧间无损压缩方法、FPGA高效计算结构以及星载压缩系统开展应用研究。首先,针对图像压缩与保真矛盾,基于LOCO-3D帧间压缩算法,提出了一种帧间图像无损/近无损一体化压缩方法,改进设计了帧内、帧间预测器组,通过预测误差最小化准则在线选择最佳预测器,实现帧内/帧间预测一体化,无损压缩比相比JPEG-LS帧内压缩方法提高60%、相比LOCO-3D帧间压缩方法提高18%。其次,针对星载有限资源约束下实时压缩难题,提出了帧间无损-近无损一体化压缩FPGA高效计算架构,设计了多路并行预测结构,破解了上下文地址冲突和像素重建环路延时瓶颈,提高了像素吞吐率,在XILINX宇航级FPGA（XQR4VSX55-10CF1140）平台上实现,压缩像素率高达38.36 Mpixel/s。最后,结合应用需求,设计了结合SRAM型和反熔丝型FPGA的星载图像实时压缩系统,突破了SRAM型FPGA“动态刷新+三模冗余”、图像缓存汉明编码、码流缓存RS检纠错编码的抗单粒子翻转关键技术,完成了系统级验证,满足应用需求。研制的星载图像压缩系统通过功能和性能测试,对512×512×12bit的测试图像集,平均无损压缩比为2.6,近无损压缩比（Near=2）为5.3,典型压缩延时为900?s,满足任务需求,验证了本文成果的有效性。
李毅航[5]（2019）在《异构多核的4K视频流H.265编解码分屏传输研究与实现》文中认为多媒体信息化技术不断发展与应用,对视频清晰度、播放视频流畅程度等方面提出更高的要求,同时由于视频信息多样化的发展,须对海量的视频信息提供存储空间,人们在信息获取时,需要更好的分屏观感效果。传统的方式,难以实现海量的视频流高效传输以及存储,并且不能灵活地对视频流进行处理分割以及视频分辨率等格式转换。因此,本文针对4K视频流H.265编解码分屏传输,提出并实现了 ARM+FPGA的异构多核视频流传输方法,用ARM搭建Linux系统实现多任务处理与实时监控,FPGA实现硬件加速,对视频流进行接收、转换、编解码、处理以及分屏输出显示,以下是本文的主要研究内容。（1）数字视频传输接口协议研究。对传输接口协议物理层连接逻辑电路架构进行设计,实现标准DisplayPort 1.2和HDMI 1.4数字接口协议对4K超高清分辨率的视频数据流进行接收和输出。（2）视频流高效传输方式研究。利用FPGA硬件加速特性,定制4K视频流高效传输逻辑电路,保证视频流稳定传输。利用ARM灵活可编程特性,在传输过程中对视频流数据类型进行检测,转换成可编解码的数据类型。（3）视频流编解码方法研究。采用异构多核加速的方法,搭建编解码硬件逻辑电路和软件监控系统,并对传输通路、时序以及延迟性等进行分析,为高速稳定编解码提供保证。（4）视频流分屏显示方式研究。通过VDMA内存直接存取模块,把视频数据存缓存在内存中,对内存地址进行统一分配管理,实现视频数据分割,再对分割数据进行重组,产生新的多路视频信号,从而实现视频流分屏显示。最后,采用Zynq UltraScale+MPSOC全可编程平台进行4K视频H.265编解码传输分屏测试,测试结果表明,编解码所需时间小于播放时长,满足4K视频编解码需求,分屏显示画面同步一致,并且播放过程中视频没有错位和花斑,满足视频多路分屏显示要求。
马雨然[6]（2017）在《基于FPGA的H.264解码器设计》文中认为随着多媒体时代的到来,视频成为了当今社会获取信息的主要途径之一。在视频分辨率和帧率不断提升的同时,高质量的视频对存储系统和传输信道也有着极高的要求。因此对于视频编解码标准的选取尤为重要。为了实现高质量视频的实时解码,本文选择FPGA来实现H.264编解码标准的解码器设计。首先,本文介绍了H.264标准的相关概念,对比了各种解码方式的优缺点。分析了H.264编解码器的结构和流程,将解码器分解为熵解码器、反量化反变换解码器、帧内预测解码器和帧间预测解码器四个模块。其次,本文对各个解码器模块进行了优化。采用分组计算的方法减少了熵解码器查表次数和遍历深度。在反量化反变换解码器中,将二维反变换转化为了两次一维蝶形运算,降低了算法复杂度。利用4个可重构的计算单元,将帧内预测的17个预测模式的预测计算方式统一,节约了资源。每个时钟周期可实现4个像素的帧内预测解码。帧间预测解码通过运动矢量定位参考像素的方式,内插计算预测像素值。最后,将各个解码器模块通过状态控制机整合,实现了各个模块的功能。在Altrea的Cyclone IV的EP4CE40F23C8N平台上使用Quartus II自带综合工具进行综合,在Modelsim环境下进行仿真。并使用黑盒验证的方法,以JM86为参考模型对解码器进行了性能分析。结果表明,解码的视频质量峰值信噪比都在40dB左右。当解码器运行在最高频率时可以完成720@30fps的视频实时解码。本设计能够支持H.264的基本档次解码需求。
许思焱[7]（2015）在《视频编码系统的软硬件协同设计与实现》文中进行了进一步梳理实时视频处理在视频通话、视频现场直播等领域有着广泛的应用,而视频压缩是视频处理中重要的一环。视频压缩技术用于平衡视频压缩率和视频质量之间的矛盾。随着视频压缩技术的进步,在保证相同视频质量的前提下,只需要更少的比特率。但是,视频压缩的计算复杂度不断增加,使传统计算机越来越难以完成实时编解码的要求,因而出现了基于专用芯片、基于DSP和基于FPGA的解决方案。由于FPGA技术在集成度,低功耗,并行化和高速方面的快速进步,为软硬件协同应用系统提供了高性能的实现平台。FPGA的两个主要品牌Xilinx和Altera先后分别推出了基于ARM的SoC FPGA芯片,这类芯片内部集成了ARM硬核处理器和可编程逻辑,它们之间通过互联结构通信。ARM-FPGA结构的芯片既能够获得FPGA在图像处理方面的计算优势,又能够充分利用ARM处理器提供的外围设备。本文使用软硬件协同设计的思想,在基于Altera Cyclone V FPGA SoC芯片的DE1SoC FPGA平台上,采用ARM硬核控制及FPGA算法硬件化,设计并实现视频编码系统,使集成电路的工艺和电路系统的进步变为实际应用系统的性能提升。论文测试开源编码器在双核ARM Cortex-A9@800MHz的编码性能,结合测试结果和对实现复杂度的分析,制定整个系统的软硬件划分方案。在分析H.264编码器结构的基础上,详细研究了帧内编码环路中各个功能模块的基本原理,设计并测试了具有3种预测模式的亮度4x4帧内预测模块、具有3种预测模式的色度8x8帧内预测模块、4x4变换模块、2x2 DC变换模块、量化模块,并最终实现整个帧内编码器。论文基于DE1SoC FPGA开发平台,在FPGA端实现视频采集、视频编码和采集图像预览的功能。在ARM端,基于JRTP库实现了编码发送的功能,设计的软件控制FPGA中各IP核执行、封装并发送码流。在PC机上,基于Qt和FFMPEG库,实现接收解码端,完成接收并组合RTP包、解码和实时显示图片的功能。在DE1SoC FPGA开发平台上,实际的运行结果显示,视频系统的编码速率为720P@20帧/s,并且得到的重建图片质量比较好。论文为视频编码系统的软硬件协同设计及实现积累了开发经验,建立了视频编码系统运行的软硬件平台,为后面开展软硬件协同设计的工作打下基础,有一定的实际意义。
李浩[8]（2015）在《基于异构多核的高性能视频编码器研究与实现》文中指出相较于H.263和MPEG-4等编码标准,H.264和HEVC无论是视频压缩效率还是高清视频显示都远远地超过了前者,因此本文选择H.264和HEVC这两种高性能视频编码器进行研究。由于视频编码器的复杂度越来越高,传统的设计平台无论是高性能单核处理器,还是同构多核处理器都存在一定的不足之处。异构多核处理器既能提供通用处理能力,又能够提供专用硬件加速器的并行处理能力。因此,本文提出了基于异构多核的高性能视频编码器实现方案,基于Zynq处理器构建了异构多核处理器系统,移植嵌入式Linux系统到ARM上,最终完成x264编码器的优化实现。本文首先针对不同场景及通信速率需求,设计并实现了三种通信方法,它们都是基于AXI接口和共享内存的异构多核核间通信方法：提供低速通信的基于AXIGP接口的通信方法,提供高速通信的基于AXIHP接口的通信方法,提供低延迟通信的基于AXIACP接口的通信方法,此外还完成了三种通信方法在嵌入式Linux下的驱动开发。然后对高性能视频编码器的关键技术和Zynq-7000处理器进行研究,在异构多核系统上进行软硬件协同设计,使ARM处理器核作为主核串行地执行x264编码算法,MicroBlaze软核处理器作为协处理器辅助执行一些函数,利用HLS工具生成的自定义IP核作为硬件加速器执行运算密集的函数。实验结果表明,对于标清视频序列,编码后在代表图像质量的参数PSNR（Y）平均下降情况0.0024dB的情况下,编码速度平均提高2.39倍。最后介绍了HEVC的编码流程,对PC平台的HM编码器的帧内预测和帧间预测进行函数调用分析及耗时情况测试,确定帧间预测为优化重点,提出了一种帧间预测的运动估计优化算法。实验结果表明,对于高清视频序列,编码后在码流比特率平均上升0.25%的情况下,编码耗时最多下降3.9%。
汤旭龙,安虹,范东睿[9]（2014）在《主流视频编解码软件的硬件性能分析与设计》文中研究指明网络视频会议以及高清视频点播等应用的广泛流行,对视频编解码的编码质量以及编码速度提出了更高的要求。为帮助硬件设计人员设计更强大的专用处理器去适应视频编解码应用的发展趋势,并评估处理器设计的合理性和正确性,对视频编解码进行分析和测试,提出一套基准测试程序。采用自顶向下的分析方法,以流行性、编解码效率、压缩质量和开源性为标准,选取主流的视频编解码软件,进行热点函数分析。抽取变换、量化以及滤波过程中的热点函数,使之成为视频编解码测试程序,为其构造典型输入集。通过分析真实硬件平台上这些测试程序的计算和访存特性,给出处理器设计的建议。结果证明,该基准测试程序使用10%的代码量即可反映视频编解码过程的主要特征,对处理器设计具有指导意义。
王永霞[10]（2014）在《片内云架构下AVS编码P帧的硬件实现》文中进行了进一步梳理AVS标准是我国自主研发的第二代视频编码标准,采用一系列先进技术,并且兼顾处理速度和复杂度两方面的限制,编码效率与第一代编码标准（包括MPEG-2、AVC等）相比高2倍以上,且技术方案比H.264等编码标准更加简洁明了。AVS标准广泛应用于可视电话、高清电视、IPTV、便携式数码产品、手机、机顶盒、高清视频播放器等产品中。目前,AVS进入产业化阶段,AVS芯片的使用量在未来的十几年中会大幅度增加。由于AVS编码器需要处理大量的数据,计算复杂度高,并且还要达到实时编码的要求。基于片内云架构具有可重构性和并行处理的特点,本文提出一种新型的三层SOA片内云架构--需求+语义+服务。将软件领域的构件原子化,实现为指令集；消息功能模块被封装成消息连接的原子构件；通过片内只写总线将其互联,从而实现片内云基本架构。研究片内云架构下的问题求解模型、应用层语言LL7（Language Level7）及片内总线互联机制。问题求解模型包括建模平台和流程设计平台,是毛坯芯片的应用开发环境；应用层语言LL7包括领域指令集（LL7-PS）和应用流程引擎（LL7-PI）,将应用场景描述为语义流程,加载到引擎中执行；片内云架构通过片内只写总线及其互联机制实现。利用片内云架构的以上优点以及基于该架构的集成电路设计方法自主设计AVS编码器P帧部分,并建立编码器P帧部分SOA三层架构：分析需求层,得到系统用例、用例场景和原子构件集合；语义层定义AVS编码器P帧部分的应用层语言AVS-LL7,得到语义流程集合；服务层实现原子构件集合,定义构件数据帧格式。AVS-LL7描述的语义流程加载到定序器引擎流程队列中,由引擎驱动执行原子构件,实现AVSP帧的片内云架构。本文利用FPGA性能高、灵活性强、资源丰富以及并行运算能力快速处理AVS编码器的P帧复杂算法,包括运动搜索,运动估计,运动补偿,残差／重构,DCT变换,量化,熵编码,反量化,IDCT变换,环路滤波等模块。通过ISE综合和仿真,采用100M的时钟频率,在Xilinx xc5vlx110t-1ff1136FPGA平台上实时实现D1分辨率下AVS编码器P帧的实时编码。
二、基于FPGA的H.263编码器设计（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、基于FPGA的H.263编码器设计（论文提纲范文）
（1）C实现基于游程的符号分组熵编码在视频压缩中的应用（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 研究背景和意义 |
| 1.2 视频的基本概念和视频压缩基本原理 |
| 1.2.1 视频的基本概念 |
| 1.2.2 视频压缩的基本原理 |
| 1.3 传统的视频压缩标准 |
| 1.3.1 出现视频压缩标准的原因 |
| 1.3.2 H261 视频压缩标准 |
| 1.3.3 H263 视频压缩标准 |
| 1.3.4 MPEG-4 Visual视频压缩标准 |
| 1.3.5 H264 视频压缩标准 |
| 1.3.6 HEVC视频压缩标准 |
| 1.4 传统视频压缩标准的预测编码 |
| 1.5 论文的主要工作 |
| 1.6 本文章节安排 |
| 第2章 采用三维变换的视频压缩方案 |
| 2.1 引言 |
| 2.2 主流视频压缩标准对高质量视频压缩的不足 |
| 2.3 采用频谱压缩小波包的三维变换 |
| 2.4 低复杂度实现熵约束标量量化 |
| 2.5 采用基于游程的符号分组熵编码 |
| 2.6 本文实现的三维变换的视频压缩方案的主要编码过程 |
| 2.7 本章小结 |
| 第3章 基于游程的符号分组熵编码及实现 |
| 3.1 引言 |
| 3.2 基于游程的符号分组熵编码 |
| 3.2.1 基于游程的Glomb编码 |
| 3.2.2 Golomb编码的改进 |
| 3.2.3 non-iid二进制信源熵编码 |
| 3.2.4 符号分组方法 |
| 3.2.5 停止分组规则 |
| 3.3 程序实现及遇到的困难 |
| 3.3.1 程序实现 |
| 3.3.2 遇到的困难 |
| 3.4 本章小结 |
| 第4章 测试结果分析与得出结论 |
| 4.1 引言 |
| 4.2 测试结果分析 |
| 4.3 结论 |
| 第5章 总结与展望 |
| 5.1 总结 |
| 5.2 展望 |
| 参考文献 |
| 攻读学位期间主要研究成果 |
| 致谢 |
（2）基于FPGA的H.265视频编码系统设计（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第1章 绪论 |
| 1.1 选题背景及研究的目的和意义 |
| 1.2 国内外研究现状 |
| 1.2.1 H.265编码系统的研究现状 |
| 1.2.2 H.265编码模块的FPGA实现的研究现状 |
| 1.3 论文的主要内容及安排 |
| 1.3.1 主要内容 |
| 1.3.2 章节安排 |
| 第2章 H.265视频编码技术知识与理论 |
| 2.1 H.265视频编码标准 |
| 2.1.1 H.265编码分层结构 |
| 2.1.2 H.265图像划分方式 |
| 2.1.3 H.265整体编码框架 |
| 2.2 H.265编码关键技术 |
| 2.2.1 帧内预测技术 |
| 2.2.2 帧间预测技术 |
| 2.2.3 其他关键技术 |
| 2.3 硬件平台 |
| 2.3.1 Zynq-7000 AP So C体系简介 |
| 2.3.2 Zynq7020开发平台 |
| 2.4 本章小结 |
| 第3章 基于FPGA的H.265编码关键模块设计 |
| 3.1 帧内预测模块设计 |
| 3.1.1 帧内预测过程 |
| 3.1.2 帧内预测硬件设计 |
| 3.1.3 实验验证与结果分析 |
| 3.2 帧间预测模块设计 |
| 3.2.1 帧间预测原理 |
| 3.2.2 TZSearch算法研究与改进 |
| 3.2.3 TZSearch算法运动估计的硬件设计 |
| 3.2.4 实验验证与结果分析 |
| 3.3 本章小结 |
| 第4章 基于FPGA的H.265编码系统的实现 |
| 4.1 系统功能和性能要求 |
| 4.1.1 系统功能需求 |
| 4.1.2 系统性能需求 |
| 4.1.3 系统层次分析 |
| 4.2 H.265编码系统整体架构 |
| 4.3 视频采集模块研究设计 |
| 4.3.1 视频采集总体设计 |
| 4.3.2 OV5640初始化配置 |
| 4.3.3 视频图像采集 |
| 4.4 系统硬件设计 |
| 4.4.1 数据缓存模块设计 |
| 4.4.2 数据打包模块设计 |
| 4.5 系统软件设计 |
| 4.6 软硬件接口设计 |
| 4.7 功能展示与数据分析 |
| 4.8 本章小结 |
| 第5章 总结与展望 |
| 5.1 本文工作总结 |
| 5.2 下一步工作展望 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
| 致谢 |
（3）X-DSP中H.264编码器加速模块的设计与实现（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 符号对照表 |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 概述 |
| 1.1.1 视频压缩必要性 |
| 1.1.2 视频编码标准 |
| 1.1.3 视频编码标准发展 |
| 1.2 国内外研究现状 |
| 1.3 本文主要工作 |
| 1.4 本文章节安排 |
| 第二章 H.264视频编码算法研究 |
| 2.1 编码算法分析 |
| 2.2 计算复杂度分析 |
| 2.3 帧内预测算法 |
| 2.3.1 4×4亮度块预测模式 |
| 2.3.2 16×16亮度块预测模式 |
| 2.3.3 模式选择 |
| 2.4 帧间预测算法 |
| 2.4.1 可变尺寸块运动补偿 |
| 2.4.2 运动估计 |
| 2.5 变换量化算法 |
| 2.5.1 变换 |
| 2.5.2 量化 |
| 2.6 熵编码算法 |
| 2.6.1 Exp_Golumb编码 |
| 2.6.2 CAVLC编码 |
| 2.6.3 CABAC编码 |
| 2.7 去块滤波算法 |
| 2.7.1 滤波顺序 |
| 2.7.2 滤波过程 |
| 2.8 本章小结 |
| 第三章 H.264 编码器设计 |
| 3.1 编码器微体系结构设计 |
| 3.1.1 模块间数据流设计 |
| 3.1.2 模块间数据复用设计 |
| 3.1.3 模块间数据交换设计 |
| 3.1.4 模块间控制机制设计 |
| 3.2 帧内预测模块 |
| 3.2.1 存储资源配置 |
| 3.2.2 数据分配 |
| 3.2.3 4×4亮度块预测值产生 |
| 3.3 帧间预测模块 |
| 3.3.1 存储资源配置 |
| 3.3.2 整像素运动估计 |
| 3.3.3 分像素运动估计 |
| 3.4 变换量化模块 |
| 3.4.1 变换量化模块结构设计 |
| 3.4.2 DCT与 IDCT变换模块 |
| 3.4.3 量化与反量化模块 |
| 3.5 CAVLC模块 |
| 3.5.1 编码参数统计 |
| 3.5.2 编码单元 |
| 3.6 CABAC模块 |
| 3.6.1 FSM |
| 3.6.2 宏块上下文管理 |
| 3.6.3 二值化 |
| 3.6.4 二进制算术编码 |
| 3.7 去块滤波模块 |
| 3.7.1 滤波模块结构设计 |
| 3.7.2 滤波顺序 |
| 3.7.3 滤波控制 |
| 3.7.4 缓存单元 |
| 3.7.5 滤波参数计算 |
| 3.7.6 转置单元 |
| 3.8 本章小结 |
| 第四章 H.264 编码器设计的验证和综合 |
| 4.1 仿真结果 |
| 4.1.1 编码器总体仿真结果 |
| 4.1.2 各模块仿真结果 |
| 4.2 综合结果 |
| 4.3 性能测试 |
| 4.4 本章小结 |
| 第五章 总结与展望 |
| 参考文献 |
| 致谢 |
| 作者简介 |
（4）星载图像帧间无损-近无损压缩系统设计与实现（论文提纲范文）
| 摘要 |
| Abstract |
| 1 绪论 |
| 1.1 课题背景与意义 |
| 1.2 星载图像压缩国内外发展概况 |
| 1.3 主要研究内容与结构安排 |
| 2 帧内-帧间无损-近无损一体化压缩方法 |
| 2.1 LOCO-3D压缩算法原理 |
| 2.2 帧内-帧间一体化高保真压缩方法 |
| 2.3 压缩算法性能分析 |
| 2.4 本章小结 |
| 3 星载压缩方法的FPGA并行计算架构 |
| 3.1 实时实现难点分析 |
| 3.2 全流水硬件架构 |
| 3.3 核心模块设计 |
| 3.4 本章小结 |
| 4 星载图像压缩系统设计 |
| 4.1 系统架构设计 |
| 4.2 抗单粒子设计 |
| 4.3 本章小结 |
| 5 系统实现与验证 |
| 5.1 地面测试平台 |
| 5.2 编码器性能评估 |
| 5.3 系统实时性验证 |
| 5.4 抗单粒子效应验证 |
| 5.5 本章小结 |
| 6 总结与展望 |
| 6.1 工作总结 |
| 6.2 进一步研究与展望 |
| 致谢 |
| 参考文献 |
| 附录1 硕士期间发表论文和专利 |
| 附录2 硕士期间参与的科研课题 |
（5）异构多核的4K视频流H.265编解码分屏传输研究与实现（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 课题研究背景及意义 |
| 1.2 国内外研究现状 |
| 1.2.1 异构多核视频流传输研究现状 |
| 1.2.2 H.264/H.265编解码研究现状 |
| 1.2.3 视频流多路分屏显示研究现状 |
| 1.3 课题研究内容及目标 |
| 1.4 论文工作和章节安排 |
| 第二章 4K视频流编解码分屏传输技术基础 |
| 2.1 数字视频传输接口标准 |
| 2.1.1 HDMI数字接口标准简介 |
| 2.1.2 DisplayPort数字接口标准简介 |
| 2.2 基于Zynq的异构多核平台 |
| 2.2.1 AXI总线通信协议 |
| 2.2.2 PetaLinux工具及系统应用 |
| 2.3 本章小结 |
| 第三章 视频流传输架构设计 |
| 3.1 视频流接收设计 |
| 3.2 视频流转移设计 |
| 3.3 视频流处理设计 |
| 3.4 视频编解码设计 |
| 3.5 视频流输出设计 |
| 3.6 本章小结 |
| 第四章 H.265编解码研究与实现 |
| 4.1 编解码构架研究与实现 |
| 4.1.1 编解码模块设计 |
| 4.1.2 编解码微控制器研究 |
| 4.2 编解码时序研究与实现 |
| 4.2.1 编解码时钟研究 |
| 4.2.2 编解码延迟性研究 |
| 4.3 编解码基于系统应用研究 |
| 4.4 本章小结 |
| 第五章 视频流多路分屏显示研究 |
| 5.1 视频流数据内存管理 |
| 5.1.1 VMDA直接内存存取 |
| 5.1.2 存储器管理单元 |
| 5.1.3 视频流数据分割 |
| 5.2 视频信号产生 |
| 5.3 视频数据输出显示 |
| 5.3.1 HDMI显示接口 |
| 5.3.2 HDMI驱动芯片 |
| 5.4 本章总结 |
| 第六章 系统测试与分析 |
| 6.1 系统配置与部署 |
| 6.2 测试方案与结果分析 |
| 6.2.1 视频流传输通路测试 |
| 6.2.2 视频编解码性能测试 |
| 6.2.3 多路分屏显示效果测试 |
| 6.3 本章小结 |
| 结论和展望 |
| 结论 |
| 展望 |
| 参考文献 |
| 致谢 |
| 附录A (攻读学位期间发表的学术论文) |
| 附录B (攻读学位期间取得的专利情况) |
（6）基于FPGA的H.264解码器设计（论文提纲范文）
| 致谢 |
| 摘要 |
| Abstract |
| 1 绪论 |
| 1.1 课题研究背景及意义 |
| 1.2 国内外研究现状 |
| 1.3 研究内容与论文组织结构 |
| 2 H.264 编解码标准介绍 |
| 2.1 H.264 视频标准 |
| 2.2 H.264 关键技术 |
| 2.3 本章小结 |
| 3 解码器功能模块硬件设计 |
| 3.1 熵解码器模块设计 |
| 3.1.1 基于上下文的自适应可变长CAVLC解码 |
| 3.1.2 NC计算模块 |
| 3.1.3 CAVLC解码器功能功能验证 |
| 3.1.4 指数哥伦布Exp-Golomb解码 |
| 3.1.5 Exp-Golomb解码器验证 |
| 3.2 反量化反变换模块设计 |
| 3.2.1 反变换反量化原理 |
| 3.2.2 反变换和反量化结构设计 |
| 3.2.3 反量化反变换解码器功能验证 |
| 3.3 帧内预测模块设计 |
| 3.3.1 帧内预测的基本原理 |
| 3.3.2 帧内预测解码结构设计 |
| 3.3.3 帧内预测解码功能验证 |
| 3.4 帧间预测模块设计 |
| 3.4.1 帧间预测基本原理 |
| 3.4.2 帧间预测解码器结构设计 |
| 3.4.3 帧间预测解码器功能验证 |
| 3.5 本章小结 |
| 4 解码器验证分析 |
| 4.1 解码器验证 |
| 4.2 解码器性能分析 |
| 4.3 本章小结 |
| 5 总结与展望 |
| 5.1 工作总结 |
| 5.2 工作展望 |
| 参考文献 |
| 作者简介及在学期间发表的学术论文与研究成果 |
（7）视频编码系统的软硬件协同设计与实现（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 符号对照表 |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 论文研究背景 |
| 1.2 国内外研究现状 |
| 1.2.1 视频压缩标准的发展现状 |
| 1.2.2 软硬件协同技术的发展现状 |
| 1.2.3 基于ARM的SoC FPGA芯片的发展现状 |
| 1.2.4 基于FPGA的H.264算法硬件化的研究现状 |
| 1.3 论文的研究内容及安排 |
| 第二章H.264视频编码结构分析 |
| 2.1 编码器的性能评估 |
| 2.2 码流结构 |
| 2.2.1 编码顺序与播放顺序 |
| 2.3 编码器结构 |
| 2.4 关键模块 |
| 2.4.1 帧内预测 |
| 2.4.2 变换和量化 |
| 2.4.3 重排序 |
| 2.4.4 熵编码 |
| 第三章H.264编码器的软硬件协同设计方案 |
| 3.1 软硬件协同设计技术 |
| 3.1.1 开发流程 |
| 3.1.2 软硬件划分 |
| 3.2 编码器的软硬件协同的方案设计 |
| 3.2.1 开源编码器的性能分析 |
| 3.2.2 Amdahl定律 |
| 3.2.3 软硬件划分 |
| 3.2.4 编码器的结构设计 |
| 第四章H.264编码器关键模块设计及测试 |
| 4.1 帧内预测 |
| 4.1.1 亮度 4x4帧内预测 |
| 4.1.2 色度 8x8帧内预测 |
| 4.2 变换 |
| 4.2.1 DCT |
| 4.2.2 IDCT |
| 4.2.3 DC变换 |
| 4.3 量化 |
| 4.4 缓存 |
| 4.5 位字转换模块 |
| 4.6 H.264帧内编码器 |
| 4.6.1 模块自动化测试 |
| 4.6.2 接口说明 |
| 4.6.3 编码器资源占用情况 |
| 4.6.4 编码器各模块执行所需周期数 |
| 4.6.5 编码器性能测试 |
| 第五章 视频编码系统的软硬件综合与验证 |
| 5.1 硬件平台 |
| 5.1.1 硬件资源 |
| 5.1.2 芯片结构分析 |
| 5.2 硬件系统综合 |
| 5.2.1 硬件连接 |
| 5.2.2 FPGA模块连接 |
| 5.3 软件系统实现 |
| 5.3.1 收发端的实现 |
| 5.3.2 编码发送端的实现 |
| 5.3.3 接收解码端的实现 |
| 5.4 视频编码系统测试 |
| 5.4.1 测试环境 |
| 5.4.2 测试方案 |
| 5.4.3 测试结果 |
| 第六章 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 参考文献 |
| 致谢 |
| 作者简介 |
（8）基于异构多核的高性能视频编码器研究与实现（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 目录 |
| 第一章 绪论 |
| 1.1 研究背景及意义 |
| 1.2 国内外研究现状 |
| 1.2.1 视频编码技术的发展 |
| 1.2.2 基于多核系统的H.264编码器研究现状 |
| 1.2.3 HEVC编码器研究现状 |
| 1.3 研究内容及结构安排 |
| 第二章 高性能视频编码标准及关键技术 |
| 2.1 高性能视频编码标准概述 |
| 2.2 H.264视频编码关键技术分析 |
| 2.2.1 帧内预测 |
| 2.2.2 帧间预测 |
| 2.2.3 去方块效应滤波 |
| 2.2.4 整数变换与量化 |
| 2.2.5 熵编码 |
| 2.3 HEVC视频编码关键技术分析 |
| 2.3.1 帧内预测 |
| 2.3.2 帧间预测 |
| 2.3.3 环路滤波 |
| 2.3.4 整数变换与量化 |
| 2.3.5 熵编码 |
| 2.4 高性能视频编码器的性能评估 |
| 2.4.1 高性能视频编码器档次的分级 |
| 2.4.2 高性能视频编码系统评价指标 |
| 2.5 本章小结 |
| 第三章 基于异构多核系统的x264编码器总体设计 |
| 3.1 异构多核系统的硬件架构设计 |
| 3.1.1 硬件资源介绍 |
| 3.1.2 硬件架构设计 |
| 3.2 异构多核系统的软件架构设计 |
| 3.2.1 H.264开源软件介绍 |
| 3.2.2 软件架构设计 |
| 3.3 异构多核系统的软硬件协同设计 |
| 3.3.1 软硬件协同设计方法介绍 |
| 3.3.2 使用Vivado进行软硬件协同设计 |
| 3.4 异构多核系统的硬件加速设计 |
| 3.4.1 以空间换时间 |
| 3.4.2 以存储器换门电路 |
| 3.4.3 以IP核替换高层语言描述的函数 |
| 3.5 本章小结 |
| 第四章 异构多核系统核间通信方法的设计与实现 |
| 4.1 AXI总线简介 |
| 4.1.1 AXI协议 |
| 4.1.2 AXI接口 |
| 4.2 异构多核系统核间低速通信方法设计 |
| 4.2.1 AXI GP接口 |
| 4.2.2 基于AXI GP接口的低速通信方法设计 |
| 4.3 异构多核系统核间高速通信方法设计 |
| 4.3.1 AXI HP接口 |
| 4.3.2 基于AXI HP接口的高速通信方法设计 |
| 4.4 异构多核系统核间一致性通信方法设计 |
| 4.5 异构多核系统各种通信方法性能分析与比较 |
| 4.6 本章小结 |
| 第五章 基于异构多核系统的x264编码器优化与实现 |
| 5.1 异构多核系统软硬件环境介绍 |
| 5.1.1 ZedBoard硬件开发环境 |
| 5.1.2 Vivado软件开发环境 |
| 5.2 构建嵌入式Linux系统 |
| 5.2.1 构建交叉编译环境及编译U-BOOT |
| 5.2.2 编译设备树及文件系统 |
| 5.3 异构多核系统硬件加速方案设计 |
| 5.3.1 高层综合工具HLS简介 |
| 5.3.2 使用HLS实现x264硬件加速方案 |
| 5.4 异构多核系统软核实现方案设计 |
| 5.4.1 MicroBlaze软核简介 |
| 5.4.2 使用Vivado实现MicroBlaze软核设计 |
| 5.5 x264核心模块分析与优化 |
| 5.5.1 x264主要函数调用分析 |
| 5.5.2 x264主要模块时间复杂度分析 |
| 5.5.3 x264若干模块硬件加速方案设计 |
| 5.6 测试方案设计与分析 |
| 5.7 本章小结 |
| 第六章 基于HEVC的运动估计算法优化与实现 |
| 6.1 参考模型HM介绍 |
| 6.2 HM主要函数调用分析 |
| 6.3 运动估计算法的优化设计与实现 |
| 6.4 测试方案设计与分析 |
| 6.5 本章小结 |
| 第七章 总结与展望 |
| 7.1 总结 |
| 7.2 展望 |
| 参考文献 |
| 致谢 |
| 作者攻读学位期间发表的学术论文 |
（9）主流视频编解码软件的硬件性能分析与设计（论文提纲范文）
| 1 概述 |
| 2 相关工作 |
| 3 设计方法 |
| 3.1 编解码软件分析 |
| 3.2 热点函数分析 |
| 3.3 热点函数的抽取 |
| 3.4 视频编解码基准测试程序 |
| 4 实验平台 |
| 5 实验结果与分析 |
| 6 结束语 |
（10）片内云架构下AVS编码P帧的硬件实现（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 引言 |
| 1.2 视频编码标准发展 |
| 1.3 FPGA的开发工具和设计流程 |
| 1.3.1 FPGA开发工具 |
| 1.3.2 FPGA设计流程 |
| 1.4 可重构片内云架构 |
| 1.4.1 经典SOA架构 |
| 1.4.2 SOA三层架构 |
| 1.5 论文的组织构架 |
| 第二章 AVS编码器系统架构 |
| 2.1 编码器整体架构 |
| 2.2 预测编码 |
| 2.2.1 帧内预测 |
| 2.2.2 帧间预测 |
| 2.3 变换编码 |
| 2.3.1 DCT变换与IDCT变换 |
| 2.3.2 量化与反量化 |
| 2.4 熵编码 |
| 2.4.1 zig-zag扫描 |
| 2.4.2 CAVLC编码算法 |
| 2.5 环路滤波 |
| 2.6 本章小结 |
| 第三章 AVS编码器P帧原子构件的硬件实现 |
| 3.1 预测搜索原子构件 |
| 3.1.1 运动矢量预测 |
| 3.1.2 运动搜索 |
| 3.1.3 运动补偿 |
| 3.1.4 传统搜索算法与新型搜索算法比较 |
| 3.2 整数变换滤波原子构件 |
| 3.2.1 DCT变换/IDCT变换硬件实现 |
| 3.2.2 量化／反量化硬件实现 |
| 3.2.3 环路滤波硬件实现 |
| 3.3 编码原子构件 |
| 3.3.1 Zig-zag扫描 |
| 3.3.2 游程编码 |
| 3.3.3 码表切换与查询 |
| 3.3.4 指数哥伦布编码 |
| 3.4 本章小结 |
| 第四章 片内云架构实现AVS编码器P帧 |
| 4.1 整体框架设计流程 |
| 4.2 需求层描述 |
| 4.3 语义层描述 |
| 4.4 服务层描述 |
| 4.5 原子构件数据帧格式 |
| 4.6 AVS编码器P帧片内云架构 |
| 4.7 本章小结 |
| 第五章 仿真验证 |
| 5.1 AVS编码应用指令集 |
| 5.1.1 定序器引擎控制指令集 |
| 5.1.2 AVS运算指令集 |
| 5.2 定序器指令集仿真 |
| 5.3 预测搜索原子构件仿真 |
| 5.4 整数变换滤波原子构件仿真 |
| 5.5 编码原子构件仿真 |
| 5.6 综合仿真 |
| 5.7 解码验证与显示 |
| 5.8 本章小结 |
| 第六章 总结与展望 |
| 6.1 本文完成的工作总结 |
| 6.2 后续工作展望 |
| 参考文献 |
| 致谢 |
| 攻读研究生期间发表过的论文 |
四、基于FPGA的H.263编码器设计（论文参考文献）
- [1]C实现基于游程的符号分组熵编码在视频压缩中的应用[D]. 李旸. 汕头大学, 2021(02)
- [2]基于FPGA的H.265视频编码系统设计[D]. 秦传义. 长春理工大学, 2020(01)
- [3]X-DSP中H.264编码器加速模块的设计与实现[D]. 刘亚婷. 西安电子科技大学, 2019(02)
- [4]星载图像帧间无损-近无损压缩系统设计与实现[D]. 李旭. 华中科技大学, 2019(03)
- [5]异构多核的4K视频流H.265编解码分屏传输研究与实现[D]. 李毅航. 长沙理工大学, 2019(07)
- [6]基于FPGA的H.264解码器设计[D]. 马雨然. 中国科学院大学(中国科学院光电技术研究所), 2017(11)
- [7]视频编码系统的软硬件协同设计与实现[D]. 许思焱. 西安电子科技大学, 2015(03)
- [8]基于异构多核的高性能视频编码器研究与实现[D]. 李浩. 北京邮电大学, 2015(08)
- [9]主流视频编解码软件的硬件性能分析与设计[J]. 汤旭龙,安虹,范东睿. 计算机工程, 2014(06)
- [10]片内云架构下AVS编码P帧的硬件实现[D]. 王永霞. 太原理工大学, 2014(02)