一、时序逻辑电路功能表示方法的分析（论文文献综述）
刘灵敏[1]（2021）在《基于形式化方法的模型与Verilog代码等价性验证技术》文中指出
陈子昱[2]（2021）在《基于信息流跟踪的硬件安全性分析》文中提出数字硬件通常在医疗、金融、基础设施和国防系统中扮演着重要的角色,随着信息和供应链的全球化,硬件设计会涉及到多个国家和团队,其安全性越来越受到人们的关注。硬件设计中不安全的端口和硬件木马都有可能引发安全漏洞,这些安全漏洞为攻击者提供了访问和篡改敏感信息的可能,因此,对硬件设计进行安全性分析具有重要的现实意义。本文基于信息流跟踪的方法,来检测电路是否有安全威胁。主要内容如下:（1）介绍了硬件安全和信息流相关的基础知识,包括硬件安全威胁和防护技术,信息流的分类和安全策略等。同时对安全验证方法进行了解,并总结了现有的安全验证方法与其各自的优缺点。（2）研究了基于信息流跟踪的硬件木马检测方法。根据信息流跟踪的原理,对输入输出端口添加污点标签,并对电路进行阴影逻辑的扩展,在对添加阴影逻辑的电路进行网表分级的操作之后,运用形式化验证工具对添加阴影逻辑的电路进行等价性验证,根据输入端的属性为输入端口污点标签进行赋值,通过观察输出端口污点标签的取值,来判断电路是否有敏感信息的泄露或篡改。同时,利用形式化验证工具验证失败会给出反例的原理,对形式化验证判断有安全威胁的电路进行木马功能电路起始逻辑的检测,检测其位置和取值。最后进行三个实验,对样本电路进行有无网表分级的对比测试,形式化验证检测电路是否有木马的测试,以及木马功能电路起始逻辑的位置和取值的测试,通过这三个实验来证明方法的有效性。（3）研究了基于形式化验证反推电路完整触发序列的方法。基于已知的木马功能电路起始逻辑及其取值,利用形式化验证失败后给出的反例,对原始电路进行触发序列的反推。首先,以木马功能电路起始逻辑作为回溯的起点,进行网表分级操作的优化,来降低反推复杂逻辑的时间复杂度。然后对划分好的每一级进行时序逻辑组合化,这样可以通过形式化验证回溯到电路的输入端口。最后对每一级中得到的序列进行完整性验证,以得到完整的触发序列。通过实验表明,网表分级优化操作是有效的,并且对于电路逻辑较简单的木马电路,方法可以在较短的时间内反推出电路全部的触发序列,对于电路逻辑复杂的处理器电路,方法可以尽可能地降低时间复杂度,并反推出完整的触发序列。
师雨[3]（2021）在《硬件木马的深度隐藏技术研究》文中指出集成电路（Integrated Circuit,IC）是现代信息化、智能化社会建设的重要基石。无论是在军事上还是在民用上,都扮演着至关重要的角色。随着全球半导体设计与制造工艺的快速发展及产业链的全球化,硬件安全事件频发,越来越多的黑客已经开始通过硬件木马（Hardware Trojan,HT）来实现恶意破坏。欧、美等国不断探索新型硬件黑客技术,提升自身硬件攻击能力并严重威胁各国以芯片为核心的军、民信息化设备安全。故我国亟需形成硬件攻-检-防为一体的安全体系,以此提升我国信息安全防御能力。但当今的研究重点多为硬件木马检测,且缺少有效的硬件木马测试集。故本文对硬件木马深度隐藏技术进行了研究。旨在形成系统性的硬件木马逻辑设计方法、多维度的硬件木马电路隐藏手段。本文的主要工作如下:（1）研究内容相关概念综述介绍了集成电路的设计原理,集成电路硬件木马概述。分析了硬件木马的结构。总结了硬件木马的分类、常用检测方法和一般设计方法。（2）提出了代码级硬件木马深度隐藏技术针对覆盖率检测和无用电路检测（Unused Circuit Identification,UCI）这两种代码级硬件木马检测技术,本文提出了系统性的代码级硬件木马构建方法,可有效躲避以上两种检测技术。首先,本文深刻研究分析了覆盖率检测和无用电路检测的检测原理。之后,发掘其检测边界,我们通过建立硬件木马隐化模型,以实现硬件木马逃避覆盖率检测;通过借鉴流水线结构,定义木马负载结构,以实现抗UCI检测。最后,与业界常用测试集Trust-Hub进行对比实验,结果显示,本文提出的硬件木马设计方法,针对三类覆盖率检测（Line,Branch,FSM）高达99%,且可100%躲避UCI检测,实验涉及四类芯片三类木马。（3）提出了网表级硬件木马深度隐藏技术针对COTD检测和信息流检测（Information Flow Tracking,IFT）这两种网表级硬件木马检测技术,本文提出了系统性的网表级硬件木马构建方法,可有效躲避以上两种检测技术。首先,本文深刻研究分析了COTD检测和信息流检测的检测原理。之后,发掘其检测边界,我们通过分析网表电路信号节点翻转率与其可测性值分布情况,总结木马触发电路设计准则,以实现抗COTD检测;通过研究IFT检测中污染标签在GLIFT逻辑中的流动情况,总结木马负载电路设计准则,以实现抗IFT检测。最后,通过十四个实验样本（部分是对业界常用测试集木马触发构造的改变获得,部分是根据网表级硬件木马设计流程所得）表明我们的测试集可100%躲避COTD检测和IFT检测,实验涉及四类芯片三类木马。
陈飞翔[4]（2021）在《抗辐照标准单元库的电路设计与应用》文中指出社会在日新月异地朝着现代化、信息化的方向发展,航天航空技术也在蓬勃地发展着。航空器的工作需要不同的电子设备支撑,集成电路在当中起着举足轻重的作用。工作在外太空的航天芯片需要具备一定的抗辐照能力,目前常用的基于普通商用工艺的标准单元库只有基本的逻辑功能,缺乏抗辐照性能。因此,本文对抗辐照标准单元库的设计进行研究,并基于抗辐照标准单元库进行电路的设计与验证。航天芯片是工作在充满辐射的外太空环境中的,本文对空间辐射环境进行了介绍。当集成电路受到各种各样的粒子辐射时,会产生诸如总剂量和单粒子之类的辐射效应,本文对这些辐射效应进行了介绍。为了使芯片具有抗辐照的能力,在芯片设计过程中,需要加入抗辐照措施。标准单元的类型主要包括组合门单元和触发器。本文参考了大量的论文,在抗辐照措施中,对组合逻辑中应用了加固网络的方法,而触发器采用大电容的设计方法。此外,在版图设计上,本文采用了环栅和保护环结构,分别预防总剂量和单粒子闩锁效应。抗辐照标准单元的设计需要使用全定制设计的方法。本文介绍了全定制电路设计模式和半定制电路设计模式的流程,同时介绍标准单元库中用于逻辑综合的时序库和物理设计专用的物理库,EDA工具可以基于这两个文件完成半定制电路的设计。本文基于全定制的方法,使用Cadence公司的IC617套件,完成了一小套初具规模的抗辐照标准单元。接着,本文基于Cadence公司的SLC和Abstract软件,对各有千秋的单元进行特征化并将特征化后的文件整合在一起。设计软件能够辨识抗辐照标准单元才说明库单元可用,而综合软件是最早要调用单元库的。本文首先研究了逻辑综合的原理,设计了一款1101序列检测器,并用Design Compiler实现了该电路,得到了使用抗辐照标准单元库搭建的门级网表,证实了本文设计的单元库可应用于综合软件。在逻辑综合之后,本文操纵Formality软件实现了形式验证的流程,然后用Innovus软件完成了自动布局布线操作。最终证明,常用的中后端软件都可调用本文设计的抗辐照标准单元库。
杨锋[5]（2021）在《FLASH型FPGA芯片内部编程配置电路研究》文中研究指明现场可编程门阵列（Filed Programmable Gate Array,FPGA）,是一种可编程的数字集成电路（Integrated Circuits,IC）。FPGA从诞生到现在已蓬勃发展了30余年,被广泛应用于消费电子、汽车电子、航空航天、武器设备等传统领域,如今在数据中心、量化交易、芯片验证、机器学习等应用场景也开始崭露头角。目前FPGA主要有3种技术路线,即反熔丝技术、SRAM（Static Random-Access Memory）技术和FLASH技术。其中反熔丝技术凭借其出色的抗辐照能力和非易失性在军工和航空领域处于主导地位,但其显着缺点为只能编程一次以及集成度偏低。SRAM型FPGA性能强大、资源丰富,不过其抗辐照性能差、掉电丢失配置数据,因此在民用市场独占鳌头。而FLASH型FPGA由于其开关单元的优异特性,集中了反熔丝FPGA和SRAM型FPGA两者的特点,具有非易失性、可多次编程、高可靠性、高安全性、低功耗等特性。FLASH型FPGA有望取代反熔丝FPGA在军用市场的领导地位,而军工领域事关国家安全,自主可控和国产替代迫在眉睫,所以本文基于承研项目,对FLASH型FPGA进行了研究与设计,重点研究了FLASH型FPGA的内部编程配置电路。本文首先研究了FLASH型FPGA的整体结构,介绍了内部编程配置电路和外围控制电路,并对FLASH开关单元原理、结构、特点、配置方法进行了研究与分析。再次,重点对内部编程配置电路进行了逻辑级的分析与设计,从阵列布局与层次结构规划入手,深入研究了可编程逻辑单元和可编程布线资源这两种重要的电路模块。另外,聚焦于可编程配置全局网络,完成了从需求分析、架构规划到设计实现的所有工作。最后,完成了对内部编程配置电路的仿真与验证,从FLASH开关单元到模块电路到整体逐级证实了电路实现的正确性。通过本文详实的研究工作,完成了一款等效系统门密度高达60万,FLASH开关单元总量超过400万个,可编程逻辑单元总计13824个的大容量FLASH型FPGA芯片内部编程配置电路的设计实现,并通过对电路等效建模,采用NC-Verilog仿真工具验证了其逻辑功能符合设计预期。
吴帆[6]（2020）在《针对自主芯片硬件安全漏洞的分析关键技术研究》文中认为当前,硬件设计被广泛的运用于各种领域,同时由于设计集成度的不断提高和规模的不断增大,导致硬件安全问题越来越严重。因此,硬件安全漏洞的研究与检测越来越受到专业人员的关注,成为硬件相关领域一个重要的研究方向。基于以上背景,本文以信息流跟踪技术为基础对硬件安全漏洞中的信息安全相关问题进行分析与研究,研究了一种硬件安全漏洞的检测与溯源方法。主要内容如下:（1）以信息流模型为基础进行硬件安全漏洞的检测针对常见的信息泄露和信息破坏类型的硬件安全漏洞,本文以信息流跟踪技术为检测手段,利用网表实现了硬件设计信息流跟踪逻辑的自动化生成,并且结合了不同精度的信息流跟踪逻辑,既保证了检测的准确性,又加快了检测的进度。最后,通过实验证明方法的可行性。（2）研究了一种基于传播路径的安全漏洞检测与定位方法该方法利用从可疑的输出向前验证的思想。首先使用传统的信息流检测方法初步定位可疑的输出端口,同时为了定位漏洞传播的路径,研究了以触发器为关键点对电路进行分段并验证的方法。在该方法中不仅能够识别出漏洞传播过程中经过的模块,而且分段化的验证方法与将电路看作一个整体的检测方法相比而言提高了验证效率。最后通过实验证明了该方法能够在短时间内准确的定位漏洞的传播路径。（3）研究了一种漏洞触发条件的逆向推导方法为了便于进一步了解硬件设计存在的问题并进行改进,本文研究了一种可以获取安全漏洞触发条件的方法。该方法基于回溯法的思路,设计了一种逆向推导触发逻辑的模型,定义了推导的起点和终点,并且研究了相关节点的验证策略。该方法利用了漏洞触发条件的特点,在一定程度上避免了数据爆炸问题。最后,通过实验证明了该方法可以获取逻辑触发类型漏洞的触发条件。此外,该方法还可以识别永久激活的硬件安全漏洞。
张文东[7]（2020）在《一种基于IP参数表的数字SoC的PPA快速预评估方法》文中指出随着数字SoC设计技术的发展,半导体制造技术的进步,芯片设计者已不再将芯片工作速度作为唯一关注的设计目标,而是追求芯片的性能、功耗和面积（Performance Power and Area,PPA）之间的平衡。同时,激烈的市场竞争以及芯片设计规模和设计成本的增加,使得设计者对于设计速度和设计周期有了更严苛的需求。本文针对数字SoC设计中现存的设计速度与PPA平衡、优化的问题,借鉴于IP重用技术,提出了一种基于IP参数表的数字SoC的PPA快速预评估方法。首先针对无PPA参数表的软IP在逻辑综合阶段设计了 IP参数表的提取流程,其次分析了数字SoC内部IP的联接关系,包括IP核的串联与并联,并针对这些联接关系给出了对应的评估公式,在此基础上,设计了 PPA的预评估流程。在数字SoC设计的起始阶段,设计者就可以分析设计中IP的种类、数量和互联关系,然后查询IP的PPA参数表估算出整体设计的速度、面积和功耗。为验证本文评估方法的可靠性,设计并实现了同构双核MCU,并通过仿真的方式对其进行了功能验证。最后以MCU为数字SoC设计实例,以MCU中各功能模块为基础的IP,在UMC180nm工艺下对其进行了 PPA预评估,得到了设计的周期-面积曲线和周期-功耗曲线。与现有的数字SoC的PPA评估方法相比,本文的评估方法兼具预评估、快速评估和精准评估的特点。以双核MCU为例,可将评估速度提高24倍以上,且估算出的PPA的平均误差均在5%以内。参考设计的预评估结果,设计者可以合理、快速、高效的制定综合策略、进行设计的PPA平衡以及调整和优化设计,从而达到减少设计的迭代次数、缩短数字SoC的设计周期、降低开发成本的目的。
杨进[8]（2020）在《基于N-IGZO和P-SnO薄膜晶体管的互补集成电路以及器件模型的研究》文中进行了进一步梳理目前,薄膜晶体管（TFT）已发展成一个巨大的产业,应用于显示器等领域,业界主流的TFT技术有低温多晶硅（LTPS）、非晶硅（a-Si）和氧化物TFT。随着新兴电子技术的出现,以可穿戴电子和柔性显示为代表,薄膜集成电路变得越来越重要,并且对薄膜材料性能提出了新的要求,比如成本低,可柔性,稳定性高等。a-Si的场效应迁移率低,而且在可见光或偏压下阈值电压会发生漂移。LTPS受限于多晶特性均一性相对较低且工艺复杂导致成本高。新兴的有机半导体、碳纳米管等TFT近年来发展也很迅速,但因还存在稳定性、纯度等问题,产业技术成熟度还需进一步提升。非晶铟镓锌氧（a-IGZO）的出现使氧化物半导体受到越来越多的关注。相比于其他主流TFT技术,氧化物半导体具有可见光下透明、场效应迁移率高、稳定性和均一性好、可低温甚至室温制备（因此可在柔性衬底上加工）、成本低等优点。当前报道的氧化物电路大部分是单极技术,特别是基于IGZOTFT。造成这种现状的根源在于难以获取高性能的P型氧化物TFT。然而与单极技术相比,互补技术展现了全方面的优势,包括但不限于功耗低、抗干扰能力强、集成度密度高、轨对轨输出等。为了实现氧化物互补电路,一些课题组采用了混合互补技术,使用有机或者其他材料的P型TFT与N型氧化物TFT搭配,取得了不错的电路性能。混合互补技术最大的问题在于工艺复杂和解决工艺兼容带来的高成本。在报道的有限P型氧化物材料中,氧化亚锡（SnO）被认为是最有前途的材料之一,主要是由于空穴迁移率高,可低温大规模制备,且稳定性好。基于全氧化物半导体的互补技术理论上是最佳方案,尽管有一些相关的文献报道,但是发展十分缓慢,研究的电路还局限在反相器、逻辑门、环形振荡器等简单电路单元,这些电路功能单一,集成度低。更重要的是在时序逻辑电路方面,特别是触发器的研究还是空白。为了更快推动氧化物半导体应用于新兴领域,提升全氧化物互补电路的功能和规模迫在眉睫。任何集成电路技术的发展都需要精准的器件模型在仿真时准确地预测电路行为,因为这样能够让电路设计变得更加高效并且节约成本。主流建模方法为半经验法,在载流子输运机制和材料特性的基础上添加一些拟合函数或者经验参数。当前研究氧化物TFT模型的文献基本局限于N型TFT,可以满足单极氧化物电路仿真的需求,由于P型氧化物TFT的一些物理机制尚不明确,使用半经验法建模存在极大的挑战,导致相关研究非常少,这也是其他新型半导体材料正在或即将面临的问题。因此,寻找一种不考虑物理机制和材料特性的建模方法有利于推动全氧化物互补电路仿真技术的发展,也为其他新型半导体材料提供参考。论文针对氧化物半导体在互补集成电路方面发展落后的现状,以N型IGZO TFT和P型SnO TFT为基础,设计并研制了大面积均匀且稳定性好的高性能互补反相器,并首次制备出静态随机存取存储器（SRAM）,也首次系统地制备了三种类型的触发器,特别是边沿D触发器的实现填补了当前研究空白。基于边沿D触发器并集成90个TFTs,本论文设计并成功制备了一个2位二进制可逆计数器,并从功能和良品率两方面论证了 N-IGZO与P-SnO大规模互补集成的可能性。论文详细分析了这些电路的电学性能,并将它们的性能参数与已报道的文献进行了比较。首次将人工神经网络（ANN）建模方法应用于SnO TFT,并在电路仿真软件平台实现了器件特性仿真。论文的主要研究内容如下:1.高性能反相器出色的器件均一性是大规模集成电路正常工作的必要前提。目前P型氧化物TFT仍处于起步阶段,很少有文献做过相关实验。本论文从所研制的P型SnO TFTs中随机选取8个,通过计算在不同VDs下它们阈值电压的平均值和标准方差,对器件性能均一性进行了评估。这些SnO TFTs展现了和IGZO TFTs一样出色的均一性。反相器是现代电路系统的基石,评价反相器性能的参数主要有三个:开关阈值电压（VsP）,最大电压增益（Gainmax）和噪声容限水平（或者过渡宽度）。当SnO TFT宽长比与IGZO TFT宽长比的比值（A）为8时,能够使VSP接近理想状态,等于电源电压一半（VDD/2）。在1 cm × 1 cm的衬底上随机挑选N=8但IGZO TFT宽长比不同的12个反相器。对核心参数进行离散度分析,在VDD=8 V时,VSP为4±0.022 V,意味着每个反相器的VSP都达到理想状态,且高、低噪声容限水平均衡;过渡宽度仅为1.04±0.024 V,有效输入电压比例高达87.5%,抗干扰能力极强;Gainmax为113±16.5,最高值达到142,打破了当时全氧化物互补反相器的Gainmax记录。相对文献报道的氧化物互补反相器存在以上三个核心性能参数不能兼顾的问题,本实验制备的反相器首次同时实现了理想的VSP、高的噪声容限水平且两者均衡和极高的Gainmax,并且出色的性能完全可重复。2.高性能SRAMSRAM单元对于数据处理是必不可少的电路模块。论文首次制备出全氧化物互补SRAM单元,面积只有0.0208 mm2,在报道的基于柔性半导体的SRAM单元中是最小的。基于传统的静态电压传输特性曲线方法研究了读、写和保持状态下的工作稳定性,通过图形化的方式提取出读、写和保持静态噪声容限,分别为1.43、1.67和2.3 V。另外,SRAM单元的疲劳测试以及在空气中放置5个月后重新测试的静态电压传输特性显示无论是长时间工作或者长期暴露在空气中都具有很好的稳定性。由于SRAM单元在读操作时更容易失败,N曲线方法也被用于分析读稳定性,静态电流和电压噪声容限分别为13 μA和2.05 V。数据写入时间是一个非常重要的参数,越短越好,可从动态波形中提取。写“1”和写“0”的转换时间分别为121和82 μs,和其他基于柔性半导体的SRAM单元相比,这是最短的写入时间。研究结果表明,使用氧化物半导体制备的互补SRAM拥有出色的性能,具有极高的潜力用于大规模柔性电子中的数据存储和处理。3.时序逻辑电路当前还没有文献报道全氧化物互补边沿D触发器,更不用说功能复杂且集成度更高的时序逻辑电路,研究进度远远落后于单极电路等。论文首次制备出全氧化物互补边沿D触发器,并研究了边沿D触发器输出信号对输入信号电压范围变化的鲁棒性,发现即使输入信号的高、低电平电压差小至1 V（高电平电压为4.5 V,低电平电压为3.5 V）,输出信号仍然能够保持不变。其次,从动态波形中提取了边沿D触发器的延迟时间。从“0”到“1”和从“1”到“0”的传播延迟时间分别为17和40 μs,相应的传输延迟时间分别为31.6和46.3 μs。与基于有机半导体的互补边沿D触发器相比,这样的延迟时间也是非常短的。最后,基于高性能互补边沿D触发器,论文使用90个TFTs设计并成功制备了一个2位二进制可逆计数器,实现了加计数和减计数功能。该电路良品率为55%,简单折算成单个TFT的良品率为99.34%。论文从功能和良品率两方面论证了N-IGZO与P-SnO大规模互补集成的可能性。4.SnO TFT器件模型仿真技术是薄膜集成电路技术发展过程中必不可少的一环,然而由于缺乏精准的SnOTFT模型,全氧化物互补电路的仿真工作便无从谈起。论文首次将ANN应用于SnO TFT建模,选择多层感知器神经网络并采用反向误差传播算法。根据影响漏-源电流（IDS）的内部和外部参数,模型确定了三个输入变量和一个输出变量。训练样本为7个不同W/L值SnO TFTs的输出特性曲线。论文研究了样本容量大小对性能和迭代时间的影响,确定了恰当的电压采样间隔。另外,神经元数量和迭代次数分别设置为50和500。使用平均绝对相对误差（MARE）计算ANN模型的精度。将漏-源电压（VDS）的一部分电压范围用于训练神经网络,剩余电压范围用于预测IDS,开态电流MARE为2.25%。同样使用一部分栅-源电压（VGS）范围预测IDS,开态电流MARE为0.3%。可见建立的SnO TFT模型精度足够高,能够满足电路仿真要求。最后,从ANN模型到可用于电路仿真软件的模型还需要使用Pspice语言转换为Pspice模型,论文也顺利完成了这一部分的工作。
曹壮[9]（2020）在《基于可重构的网络报文处理关键技术及快速生成方法研究》文中研究指明随着现代互联网络技术的快速发展,各种网络应用已经深深地渗透到了社会的每一个角落:从基本的工作应用需求出发,一直延伸到人们的衣食住行,社交和娱乐需求中。丰富的互联网应用在给人们带来多彩生活的同时,却给支撑起这些应用的基础通信网络带来了各种挑战。这些挑战包括:首先,网络规模的不断扩大,网络用户数量的逐年增加,以及通信数据的海量传输,使得不断增加的互联网带宽仍显捉襟见肘;与此同时,网络特性的变化对网络服务商的网络管理能力和网络的安全带来很大的挑战。其次,随着云计算、大数据技术等新兴技术的发展,诸如数据中心、电商、视频点播等各种新型网络平台及应用的不断涌现,使得封闭僵化的现有网络结构无法对这些新的应用提供足够的支撑。此外,现有网络结构受到既有硬件技术的限制,网络设备的升级换代只能通过更换硬件设备的方式实现,带来巨大的时间成本和费用成本。最后,现有的“产商设计生产设备+网络服务商使用”的网络发展模式,使得各种设备标准林立,网络服务商使用困难,而且不具备话语权;封闭的网络设备研发生产体系,导致网络服务商无法针对网络应用进行合理有效控制,造成服务质量难以令人满意。基于以上原因,网络技术研究人员开始寻求网络处理技术的革新,包括网络处理器在硬件平台、体系结构和开发技术上的改变,以此同时满足高性能、高灵活性和快速开发部署等方面的需求。随着可重构的现场可编程门阵列（Field Programmable Gate Array,FPGA）技术的不断发展,结合计算机技术的进步,比如处理器体系结构的提出和领域特定语言（Domain Specific Language,DSL）比如P4)及其编译工具链的应用和发展,为应对以上挑战提供了可能。本文首先深入研究多核网络处理器（Network Processor,NP）体系结构和可编程的“Match-action”体系结构的特性,以及将两者应用至FPGA这种可重构器件过程中的部分关键技术。然后,针对本文设计的可重构网络报文处理流水线提出了一种使用P4语言的高层次快速开发方法。具体工作分为以下三个部分:首先,针对多核网络处理器结构在可重构芯片的应用展开研究。由于单核性能受限,多核NP结构只能通过不断增加单核数量提高报文处理并行度来提升处理性能。随着核数量的提升,随之而来的是每个内核受到片上存储空间的限制。如果将多核结构运用至资源受限、运行频率低的可重构芯片中,每个内核所分配得到的存储资源将变得更加紧张,运行过程中的访存冲突问题也更为突出,从而造成性能的急剧下降。针对该问题,本文提出了面向网络报文转发的指令集压缩定制的方法,通过使用压缩指令集,降低内核结构的复杂度,提高指令密度,进而减少访存次数,获得更高的指令缓存（Instruction Cache）命中率。本文以开源指令集RISC-V为基础详细描述了该定制方法。实验结果表明,通过该方法定制的新指令集在代码的压缩上有着较原压缩指令集更高的压缩效率及更好的处理性能。其次,针对“Match-action”结构在可重构芯片上实现的不足点,提出了基于流水线结构的报文解析器（Parser）和逆解析器（Deparser）结构及其设计方法。从提高处理性能和减少处理延时的目标出发,对“Match-action”引擎提出了结构的优化方案和依据依赖关系规划流水线的方法。具体工作如下:·基于流水线结构的解析器和逆解析器由多级流水线组成,报文头内的各个协议首部在流水线的传输过程中被逐级解析或编辑,直至所有的协议首部操作完成并输出。通过分析所需支持的报文实例,以及各协议之间的解析关系并将绘制成有向无环图（Directed Acyclic Graph,DAG）,以此作为流水线结构的设计依据。该设计方法解决了（逆）解析过程可能存在的协议处理冲突（Conflict）和停顿（Stall）,实现完全流水化,并且具有较高的处理性能。·针对“Match-Action”引擎中的多表项（Table）结构,提出将表项间的依赖关系建立表项依赖关系图（Table Dependency Graph,TDG）,并依据依赖关系的种类对表项的执行顺序进行调整,从而实现缩短流水线长度,简化流水线结构的目的。此外,通过改变表项中“Action”部分的执行方式,从而彻底摆脱通过执行指令实现各种逻辑操作的低效执行方式。在流水线的结构设计过程中,根据设计的要求定义内部总线的带宽和表项的大小,从而减少非必要的资源占用,提高可重构芯片的资源利用率。实验结果表明,基于这种设计方法生成的网络报文流水线结构具有占用资源少、运行频率高、吞吐率高和延迟低的优点。其中本文所设计的解析器与现有的同类解析器比较,在同等资源使用率的情况下,吞吐率能平均达到两倍以上。最后,针对上述（逆）解析器和“Match-action”结构所组成的报文处理流水线,提出了一个将其快速实现至可重构芯片的转换方法:首先将该流水线结构中的各个功能模块抽象为不同的通用模板并组织成模板库（Template Library）,并使用VHDL代码实现;然后将P4高级语言程序描述的网络报文处理功能及控制参数映射至对应的模板中并实例化;最后将各个功能模块按照设计要求进行连接,并生成可综合的VHDL应用代码。此外,在该框架中提出了评估库（Evaluation Library）的概念,并将其应用于流水线的优化和性能估计。该开发方法能够使网络开发人员在不考虑硬件细节的情况下,集中精力于网络应用的开发,以此提高开发效率和降低开发难度。
谢光辉[10]（2020）在《基于RISCV处理器的抗辐照敏捷开发平台设计》文中指出随着物联网的发展以及人工智能的兴起,芯片的需求变得越来越多样化。传统的芯片开发模式设计周期长、投资风险高,这些因素严重影响芯片的发展,使用更敏捷的开发方式成为了新时代芯片开发最主要的诉求。对可靠性要求极高的抗辐照芯片的开发也存在着同样的问题,将芯片敏捷开发方法引入到抗辐照芯片的设计中,从而加快抗辐照芯片的开发速度,这对我国航天事业以及核物理的发展具有重要意义。本文在深入研究芯片敏捷开发方法的基础上设计了基于FIRRTL（Flexible Intermediate Representation for RTL）的抗辐照加固敏捷开发平台。该平台包括前端、中间转换以及后端三个部分。前端用来解析Chisel格式和FIRRTL格式的硬件描述文件,解析之后的硬件描述被以抽象语法树的形式传递给中间转换部分。中间转换嵌入了本地三模冗余（Local TMR）加固算法和基于SCC（Strongly Connected Compoent）的分布式三模冗余（Distributed TMR）加固算法,用于对输入的电路进行三模冗余加固处理。后端部分通过调用FIRRTL框架中的Verilog生成器将三模冗余之后的硬件描述转化为Verilog描述。采用Scala语言,开发平台的各个部分。将使用Chisel HDL和FIRRTL描述的电路模块作为该平台的输入进行处理,得到具有三模冗余描述的Verilog文件。将Chisel HDL描述的硬件和FIRRTL描述的硬件转化为Verilog文件描述,使用VCS仿真工具对原始的Verilog文件和具有三模冗余描述的Verilog文件分别模拟并进行对比,验证该平台功能的有效性。使用错误注入工具对生成的Verilog文件进行错误注入,验证该平台生成的文件具有抗单粒子翻转的功能。搭建RISCV处理器的最小系统,对经过平台处理的RISCV处理器进行测试,验证了该平台具备以三模冗余方式加固RISCV处理器的能力。
二、时序逻辑电路功能表示方法的分析（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、时序逻辑电路功能表示方法的分析（论文提纲范文）
（2）基于信息流跟踪的硬件安全性分析（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究背景与研究意义 |
| 1.2 研究现状 |
| 1.3 本文的研究内容与结构安排 |
| 第二章 相关研究及技术介绍 |
| 2.1 硬件安全介绍 |
| 2.1.1 硬件安全概述 |
| 2.1.2 硬件安全威胁 |
| 2.1.3 硬件安全防护技术 |
| 2.2 信息流介绍 |
| 2.2.1 信息流概述 |
| 2.2.2 信息流分类 |
| 2.2.3 信息流安全策略 |
| 2.3 安全验证方法介绍 |
| 2.3.1 基于仿真的方法 |
| 2.3.2 模型检测方法 |
| 2.3.3 定理证明方法 |
| 2.3.4 等价性验证方法 |
| 2.3.5 安全验证方法的比较 |
| 2.4 本章小结 |
| 第三章 基于信息流跟踪的硬件木马检测方法 |
| 3.1 基于信息流跟踪检测硬件木马方法介绍 |
| 3.1.1 相关定义 |
| 3.1.2 基于信息流跟踪检测硬件木马的基本原理 |
| 3.1.3 formality形式化验证概述 |
| 3.2 对电路进行阴影逻辑的添加 |
| 3.2.1 网表综合 |
| 3.2.2 构建基本元件的阴影逻辑 |
| 3.2.3 构建阴影逻辑库 |
| 3.2.4 对网表添加阴影逻辑 |
| 3.3 网表分级 |
| 3.4 形式化验证判断电路的安全性 |
| 3.4.1 木马分类 |
| 3.4.2 formality工具判断电路安全性 |
| 3.4.3 结合网表分级的方法对几种木马进行安全性检测 |
| 3.5 检测木马功能电路起始逻辑的位置 |
| 3.6 信息流跟踪检测硬件木马实验验证 |
| 3.6.1 网表分级测试 |
| 3.6.2 电路安全性检测测试 |
| 3.6.3 木马功能电路起始逻辑检测实验测试 |
| 3.7 本章小结 |
| 第四章 基于形式化验证的触发序列反推方法 |
| 4.1 方法概述 |
| 4.1.1 需要解决的问题 |
| 4.2 具体步骤 |
| 4.2.1 构建待检测电路的参考文件和实现文件 |
| 4.2.2 网表分级优化 |
| 4.2.3 时序逻辑组合化 |
| 4.2.4 验证触发序列是否完整 |
| 4.2.5 方法精确度和复杂度的分析 |
| 4.3 触发序列构建实验验证 |
| 4.3.1 网表分级优化构建触发序列对比实验 |
| 4.3.2 硬件木马触发序列构建实验 |
| 4.3.3 引发处理器漏洞触发序列构建实验 |
| 4.4 本章小结 |
| 第五章 总结与展望 |
| 5.1 本文总结 |
| 5.2 未来展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
（3）硬件木马的深度隐藏技术研究（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究背景及意义 |
| 1.2 国内外研究现状 |
| 1.3 本文研究内容和结构安排 |
| 第二章 集成电路硬件木马概述 |
| 2.1 集成电路硬件木马 |
| 2.1.1 硬件木马简介 |
| 2.1.2 硬件木马结构 |
| 2.1.3 硬件木马分类 |
| 2.2 集成电路硬件木马检测方法 |
| 2.2.1 硅前检测 |
| 2.2.2 硅后检测 |
| 2.3 集成电路硬件木马设计方法 |
| 2.3.1 基于物理特性的硬件木马设计 |
| 2.3.2 基于激活特性的硬件木马设计 |
| 2.3.3 基于行为特性的硬件木马设计 |
| 2.4 本章小结 |
| 第三章 代码级硬件木马深度隐藏技术研究 |
| 3.1 集成电路设计原理 |
| 3.2 代码级硬件木马检测方法 |
| 3.2.1 功能检测 |
| 3.2.2 覆盖率检测 |
| 3.2.3 UCI检测 |
| 3.3 抗代码安全性分析的硬件木马隐化技术 |
| 3.3.1 抗通用检测 |
| 3.3.2 抗专用检测 |
| 3.4 实例实验验证 |
| 3.4.1 实验条件设置 |
| 3.4.2 实验结果 |
| 3.5 本章小结 |
| 第四章 网表级硬件木马深度隐藏技术研究 |
| 4.1 网表级硬件木马检测方法 |
| 4.1.1 COTD检测 |
| 4.1.2 信息流检测 |
| 4.2 抗网表安全性分析的硬件木马隐化技术 |
| 4.2.1 抗COTD检测 |
| 4.2.2 抗信息流检测 |
| 4.3 实例实验验证 |
| 4.3.1 实验流程 |
| 4.3.2 实验结果 |
| 4.4 本章小结 |
| 第五章 总结与展望 |
| 5.1 总结 |
| 5.2 未来展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
（4）抗辐照标准单元库的电路设计与应用（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究背景与意义 |
| 1.2 国内外研究现状 |
| 1.2.1 国外研究现状 |
| 1.2.2 国内研究现状 |
| 1.3 主要研究内容与结构安排 |
| 第二章 抗辐照加固电路设计 |
| 2.1 空间辐射环境介绍 |
| 2.2 空间辐射效应介绍 |
| 2.2.1 总剂量效应 |
| 2.2.2 单粒子效应 |
| 2.3 组合逻辑抗辐照加固电路设计 |
| 2.4 时序逻辑抗辐照加固电路设计 |
| 2.5 版图设计加固 |
| 2.6 本章小结 |
| 第三章 抗辐照标准单元库设计 |
| 3.1 数字集成电路设计模式 |
| 3.1.1 全定制数字集成电路设计流程 |
| 3.1.2 半定制集成电路设计流程 |
| 3.2 标准单元库介绍 |
| 3.2.1 时序库文件介绍 |
| 3.2.2 物理库文件介绍 |
| 3.3 抗辐照标准单元库设计流程 |
| 3.3.1 抗辐照标准单元的电路设计与仿真 |
| 3.3.2 抗辐照标准单元特征化 |
| 3.4 本章小结 |
| 第四章 抗辐照标准单元库的应用与验证 |
| 4.1 基于逻辑综合的应用 |
| 4.1.1 逻辑综合的原理与流程 |
| 4.1.2 逻辑综合的验证 |
| 4.2 形式验证 |
| 4.3 自动布局布线验证 |
| 4.4 本章小结 |
| 第五章 总结与展望 |
| 5.1 研究总结 |
| 5.2 研究展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
（5）FLASH型FPGA芯片内部编程配置电路研究（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究工作的背景与意义 |
| 1.2 FLASH型 FPGA国内外研究历史与现状 |
| 1.3 本文的主要创新 |
| 1.4 本论文的结构安排 |
| 第二章 FLASH型 FPGA基本结构介绍 |
| 2.1 FLASH型 FPGA的电路架构 |
| 2.2 FLASH开关单元介绍 |
| 2.2.1 FLASH开关单元结构 |
| 2.2.2 FLASH开关单元浮栅结构原理 |
| 2.2.3 FLASH开关单元配置 |
| 2.2.4 FLASH开关单元特点 |
| 2.3 内部编程配置电路结构 |
| 2.4 外围控制电路结构 |
| 2.5 本章小结 |
| 第三章 FLASH型 FPGA内部编程配置电路规划与设计 |
| 3.1 阵列布局与层次结构规划 |
| 3.2 可编程逻辑单元设计与实现 |
| 3.2.1 可编程逻辑单元结构规划 |
| 3.2.2 可编程逻辑单元配置方法 |
| 3.2.3 与SRAM型 FPGA可编程逻辑单元的对比 |
| 3.2.4 FLASH型 FPGA可编程逻辑单元的特点 |
| 3.3 可编程布线资源设计与实现 |
| 3.3.1 可编程布线资源层次规划 |
| 3.3.2 可编程布线资源FLASH开关矩阵 |
| 3.3.3 极速本地线 |
| 3.3.4 高效长线 |
| 3.3.5 高速超长线 |
| 3.3.6 高性能全局线 |
| 3.3.7 与单个可编程逻辑单元相关的可编程布线资源拓扑图 |
| 3.3.8 阵列边缘处可编程布线资源的处理方法 |
| 3.4 可编程逻辑单元与FLASH开关的定位编码 |
| 3.5 FLASH开关单元编程通路规划 |
| 3.6 本章小结 |
| 第四章 可编程配置全局网络设计与实现 |
| 4.1 可编程配置全局网络的意义和需求 |
| 4.2 可编程配置全局网络架构 |
| 4.3 可编程配置全局网络实现 |
| 4.3.1 纵向主干线 |
| 4.3.2 横向接入线 |
| 4.3.3 纵向毛细线 |
| 4.3.4 全局信号接入控制电路 |
| 4.4 芯片全局网络与象限全局网络 |
| 4.5 本章小结 |
| 第五章 内部编程配置电路仿真验证 |
| 5.1 仿真需求及方法选择 |
| 5.2 内部编程配置电路仿真验证方案 |
| 5.3 模块级电路仿真验证 |
| 5.3.1 FLASH开关单元建模与仿真验证 |
| 5.3.2 可编程逻辑单元仿真验证 |
| 5.3.3 可编程布线资源仿真验证 |
| 5.4 内部编程配置电路仿真验证及结论 |
| 5.5 本章小结 |
| 第六章 全文总结与展望 |
| 6.1 全文总结 |
| 6.2 论文创新 |
| 6.3 未来展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
（6）针对自主芯片硬件安全漏洞的分析关键技术研究（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究背景及研究意义 |
| 1.2 研究现状 |
| 1.3 本文研究内容和结构安排 |
| 第二章 硬件安全漏洞检测相关技术分析 |
| 2.1 硬件安全漏洞检测方法概述 |
| 2.1.1 基于功能测试的检测方法 |
| 2.1.2 基于物理技术的检测方法 |
| 2.1.3 基于旁路信号分析的检测方法 |
| 2.1.4 基于形式化验证的检测方法 |
| 2.2 信息流相关概念 |
| 2.2.1 信息流的定义 |
| 2.2.2 信息流的分类 |
| 2.3 信息安全相关技术分析 |
| 2.3.1 信息安全特性概述 |
| 2.3.2 信息安全机制分析 |
| 2.4 信息流技术的应用 |
| 2.4.1 软件中的信息流技术 |
| 2.4.2 硬件中的信息流技术 |
| 2.5 本章小结 |
| 第三章 基于信息流的硬件安全漏洞检测方法研究 |
| 3.1 检测方法整体框架 |
| 3.2 信息流跟踪逻辑电路 |
| 3.2.1 跟踪逻辑描述 |
| 3.2.2 基于网表的IFT逻辑电路生成 |
| 3.2.2.1 组合逻辑电路的IFT逻辑 |
| 3.2.2.2 时序逻辑电路的IFT逻辑 |
| 3.2.2.3 信息流跟踪逻辑电路的HDL生成 |
| 3.3 基于安全属性推导信息流安全策略 |
| 3.3.1 信息流安全策略推导 |
| 3.3.2 信息安全级别的转换 |
| 3.4 加快验证过程的方法 |
| 3.5 实验结果与分析 |
| 3.6 本章小结 |
| 第四章 面向硬件安全漏洞的溯源技术 |
| 4.1 安全漏洞传播路径的研究 |
| 4.1.1 可疑电路的提取 |
| 4.1.2 路径识别 |
| 4.1.2.1 电路分割 |
| 4.1.2.2 分割电路提取 |
| 4.1.2.3 分割电路逻辑的替换 |
| 4.1.2.4 分割电路GLIFT逻辑的验证 |
| 4.1.3 实验结果与分析 |
| 4.2 安全漏洞触发条件的逆向推导 |
| 4.2.1 可测的触发条件类型 |
| 4.2.2 逆向推导的起点 |
| 4.2.3 获取起点变量的逻辑值 |
| 4.2.4 逆向推导方法 |
| 4.2.5 逆向推导的终点 |
| 4.2.6 节点验证策略 |
| 4.2.7 实验结果与分析 |
| 4.3 本章小结 |
| 第五章 总结与展望 |
| 5.1 本文工作总结 |
| 5.2 未来工作展望 |
| 致谢 |
| 参考文献 |
（7）一种基于IP参数表的数字SoC的PPA快速预评估方法（论文提纲范文）
| 摘要 |
| 英文摘要 |
| 1 绪论 |
| 1.1 研究背景及意义 |
| 1.2 国内外研究现状 |
| 1.2.1 EDA |
| 1.2.2 IP评测与数字SoC预评估 |
| 1.3 研究内容与章节安排 |
| 1.3.1 研究内容 |
| 1.3.2 章节安排 |
| 2 PPA预评估理论基础 |
| 2.1 逻辑综合简介 |
| 2.2 IP核分类与简介 |
| 2.2.1 软核 |
| 2.2.2 硬核 |
| 2.2.3 固核 |
| 2.3 数字SoC预评估内容 |
| 2.3.1 电路时序分析 |
| 2.3.2 芯片面积分析 |
| 2.3.3 CMOS电路功耗分析 |
| 2.4 本章小结 |
| 3 数字SoC的 PPA快速预评估方法 |
| 3.1 IP参数表的提取 |
| 3.1.1 DC综合参数确定 |
| 3.1.2 IP参数表提取流程 |
| 3.2 IP互联 |
| 3.2.1 IP核串联 |
| 3.2.2 IP核并联 |
| 3.3 预评估流程 |
| 3.4 预评估方法的初步验证 |
| 3.5 本章小结 |
| 4 双核MCU结构设计及功能验证 |
| 4.1 系统结构设计 |
| 4.2 五级流水处理器结构设计 |
| 4.3 AXI模块结构设计 |
| 4.4 UART模块结构设计 |
| 4.5 SPI模块结构设计 |
| 4.6 EIC模块结构设计 |
| 4.7 MCU功能验证 |
| 4.8 本章小结 |
| 5 以MCU为设计实例的预评估方法验证 |
| 5.1 MCU的 PPA预评估 |
| 5.2 结果分析 |
| 5.3 本章小结 |
| 6 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 致谢 |
| 参考文献 |
（8）基于N-IGZO和P-SnO薄膜晶体管的互补集成电路以及器件模型的研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 符号表 |
| 第一章 绪论 |
| 1.1 薄膜晶体管 |
| 1.2 N型氧化物半导体 |
| 1.3 P型氧化物半导体 |
| 1.4 TFT器件结构 |
| 1.5 基于氧化物半导体的集成电路 |
| 1.6 器件模型研究 |
| 1.6.1 器件建模介绍 |
| 1.6.2 器件建模方法 |
| 1.7 本论文的课题选取与研究 |
| 第二章 基于IGZO TFT和SnO TFT的高性能反相器 |
| 2.1 引言 |
| 2.2 IGZO TFT和SnO TFT的制备与特性表征 |
| 2.2.1 器件制备 |
| 2.2.2 器件特性表征 |
| 2.2.3 器件均一性 |
| 2.3 基于IGZO TFT和SnO TFT的反相器 |
| 2.3.1 工作原理 |
| 2.3.2 特性分析 |
| 2.3.3 功耗 |
| 2.4 本章小结 |
| 第三章 基于IGZO TFT和SnO TFT的高性能SRAM |
| 3.1 引言 |
| 3.2 工作原理 |
| 3.3 设计与制备 |
| 3.4 稳定性研究 |
| 3.4.1 基于SVTC曲线的稳定性分析 |
| 3.4.2 基于N曲线的读稳定性分析 |
| 3.5 动态特性研究 |
| 3.6 本章小结 |
| 第四章 基于IGZO TFT和SnO TFT的时序逻辑电路 |
| 4.1 引言 |
| 4.2 “If-else”组合逻辑电路 |
| 4.3 触发器 |
| 4.3.1 电平D触发器 |
| 4.3.2 主从JK触发器 |
| 4.3.3 边沿D触发器 |
| 4.4 2位二进制可逆计数器 |
| 4.5 本章小结 |
| 第五章 基于人工神经网络的SnO TFT建模 |
| 5.1 引言 |
| 5.2 人工神经网络 |
| 5.3 建立ANN模型 |
| 5.3.1 BP神经网络 |
| 5.3.2 基于MATLAB的程序实现 |
| 5.4 建立Pspice模型 |
| 5.5 本章小结 |
| 第六章 结论与展望 |
| 6.1 结论 |
| 6.2 展望 |
| 附录一 |
| 附录二 |
| 附录三 |
| 参考文献 |
| 致谢 |
| 攻读博士学位期间的研究成果 |
| Paper Ⅰ |
| Paper Ⅱ |
| Paper Ⅲ |
| Paper Ⅳ |
| 学位论文评阅及答辩情况表 |
（9）基于可重构的网络报文处理关键技术及快速生成方法研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 研究背景 |
| 1.1.1 应用背景 |
| 1.1.2 技术背景 |
| 1.2 可重构网络处理器设计 |
| 1.2.1 可重构芯片FPGA简介 |
| 1.2.2 可重构网络处理器定义 |
| 1.2.3 多核NP体系结构的应用及挑战 |
| 1.2.4 “Match-action”体系结构应用及挑战 |
| 1.3 应用开发技术简介及挑战 |
| 1.3.1 针对NP的应用开发 |
| 1.3.2 针对可重构芯片的开发 |
| 1.3.3 可重构“Match-action”流水线开发 |
| 1.4 主要研究内容及创新点 |
| 1.5 论文结构 |
| 第二章 相关研究工作 |
| 2.1 现有指令压缩方法 |
| 2.1.1 基于字典的压缩方法 |
| 2.1.2 基于统计的压缩方法 |
| 2.2 解析器设计相关研究 |
| 2.3 面向网络的可编程集成电路发展现状 |
| 2.4 面向网络的高层次综合技术发展现状 |
| 2.5 本章小结 |
| 第三章 可重构处理器内核压缩指令集定制 |
| 3.1 RISC-V指令集简介 |
| 3.1.1 指令集分类 |
| 3.1.2 RISC-V的优势及发展 |
| 3.2 压缩指令集定制方法 |
| 3.2.1 最小化指令集 |
| 3.2.2 压缩指令集重定制 |
| 3.2.3 交叉编译链的移植 |
| 3.3 实验结果及分析 |
| 3.3.1 静态代码压缩率 |
| 3.3.2 指令缓存失效率及性能 |
| 3.4 本章小结 |
| 第四章 “Match-action”流水线结构设计及优化 |
| 4.1 可重构“Match-action”流水线结构设计 |
| 4.2 主要输入输出端口设计 |
| 4.2.1 报文头切片端口 |
| 4.2.2 报文头向量端口和动作向量端口 |
| 4.3 “外部”功能组件设计 |
| 4.4 “Match-action”引擎设计与优化 |
| 4.4.1 “Match-action”表项的结构设计 |
| 4.4.2 表项依赖关系 |
| 4.4.3 “Match-action”引擎流水线设计 |
| 4.5 本章小结 |
| 第五章 基于流水线的协议无关(逆)解析器设计 |
| 5.1 解析器简介 |
| 5.1.1 报文头解析 |
| 5.1.2 报文头形态 |
| 5.1.3 报文封装 |
| 5.1.4 报文头解析过程 |
| 5.1.5 解析图简介 |
| 5.1.6 解析器设计所面临的挑战 |
| 5.2 解析器结构设计 |
| 5.2.1 解析图优化 |
| 5.2.2 解析器流水线结构 |
| 5.3 解析功能模块设计 |
| 5.3.1 解析处理模块硬件结构 |
| 5.3.2 协议类型识别器 |
| 5.3.3 报文头切片移位器 |
| 5.3.4 字段提取器 |
| 5.3.5 协议类型生成器 |
| 5.3.6 其他功能模块 |
| 5.4 逆解析器结构设计 |
| 5.4.1 逆解析器硬件结构 |
| 5.4.2 逆解析器单元设计 |
| 5.5 实验结果及其分析 |
| 5.5.1 移位器性能评估 |
| 5.5.2 解析器性能评估 |
| 5.6 本章小结 |
| 第六章 P4-VHDL的快速设计方法 |
| 6.1 P4 语言及程序开发简介 |
| 6.1.1 网络领域特定语言P4 |
| 6.1.2 P4 对(逆)解析器的描述 |
| 6.1.3 P4 对“Match-action”引擎的描述 |
| 6.2 转换流程 |
| 6.2.1 P4 程序解析 |
| 6.2.2 流水线规划及优化 |
| 6.2.3 映射及生成代码 |
| 6.3 模板库设计 |
| 6.3.1 建立模板 |
| 6.3.2 添加自定义模板 |
| 6.4 评估库设计 |
| 6.4.1 时序估算模型与综合结果 |
| 6.4.2 生成评估库 |
| 6.4.3 评估库的应用 |
| 6.4.4 评估方法 |
| 6.5 实验结果及分析 |
| 6.5.1 参数值的影响 |
| 6.5.2 功能模块比较 |
| 6.5.3 估计方法评估 |
| 6.5.4 应用实例评估 |
| 6.6 本章小结 |
| 第七章 结论与展望 |
| 7.1 本文的主要贡献 |
| 7.2 进一步的工作 |
| 致谢 |
| 参考文献 |
| 作者在学期间取得的学术成果 |
（10）基于RISCV处理器的抗辐照敏捷开发平台设计（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第1章 绪论 |
| 1.1 课题背景与研究意义 |
| 1.2 国内外研究现状 |
| 1.3 本文主要研究内容 |
| 第2章 抗辐照敏捷开发平台架构设计 |
| 2.1 RISCV介绍 |
| 2.2 基于CHISEL HDL的硬件设计的研究 |
| 2.2.1 Chisel介绍 |
| 2.2.2 Chisel在抗辐照敏捷开发平台中的应用 |
| 2.3 基于FIRRTL中间表达格式的电路形式转换的分析 |
| 2.3.1 FIRRTL的硬件编译框架 |
| 2.3.2 FIRRTL中间表达格式 |
| 2.3.3 FIRRTL中间格式转换 |
| 2.4 抗辐照敏捷开发平台 |
| 2.5 本章小结 |
| 第3章 抗辐照敏捷开发平台的实现 |
| 3.1 电路的单粒子翻转 |
| 3.2 三模冗余 |
| 3.2.1 表决器类型 |
| 3.2.2 表决器插入 |
| 3.2.3 三模冗余类型 |
| 3.3 基于FIRRTL的抗辐照敏捷平台功能的实现 |
| 3.3.1 平台框架设计 |
| 3.3.2 平台的前端设计 |
| 3.3.3 平台主体功能设计 |
| 3.3.4 平台的后端设计 |
| 3.4 本章小结 |
| 第4章 抗辐照敏捷开发平台的验证 |
| 4.1 基础电路功能验证 |
| 4.1.1 无环时序电路的验证 |
| 4.1.2 有环时序电路的验证 |
| 4.1.3 ISCAS89 Benchmark的验证 |
| 4.2 平台性能分析 |
| 4.3 RISCV处理器的加固实例 |
| 4.4 本章小结 |
| 结论 |
| 参考文献 |
| 致谢 |
四、时序逻辑电路功能表示方法的分析（论文参考文献）
- [1]基于形式化方法的模型与Verilog代码等价性验证技术[D]. 刘灵敏. 西安电子科技大学, 2021
- [2]基于信息流跟踪的硬件安全性分析[D]. 陈子昱. 电子科技大学, 2021(01)
- [3]硬件木马的深度隐藏技术研究[D]. 师雨. 电子科技大学, 2021(01)
- [4]抗辐照标准单元库的电路设计与应用[D]. 陈飞翔. 电子科技大学, 2021(01)
- [5]FLASH型FPGA芯片内部编程配置电路研究[D]. 杨锋. 电子科技大学, 2021(01)
- [6]针对自主芯片硬件安全漏洞的分析关键技术研究[D]. 吴帆. 电子科技大学, 2020(03)
- [7]一种基于IP参数表的数字SoC的PPA快速预评估方法[D]. 张文东. 西安理工大学, 2020(01)
- [8]基于N-IGZO和P-SnO薄膜晶体管的互补集成电路以及器件模型的研究[D]. 杨进. 山东大学, 2020(10)
- [9]基于可重构的网络报文处理关键技术及快速生成方法研究[D]. 曹壮. 国防科技大学, 2020(02)
- [10]基于RISCV处理器的抗辐照敏捷开发平台设计[D]. 谢光辉. 哈尔滨工业大学, 2020(01)