一、CMOS/SOI64Kb静态随机存储器（论文文献综述）
司鑫[1]（2020）在《面向人工智能的嵌入式储存器及存内计算电路设计》文中指出随着人工智能应用技术的快速发展,中央处理器和存储电路之间大量的数据传输被公认为目前传统的冯诺依曼计算机体系架构中最大的瓶颈。深度神经网络作为目前在人工智能领域中应用于图像识别的最成功的算法之一,它需要对输入数据和权重数据做大量的乘法和加法运算（Multiplication and Accumulation,MAC）。存内计算（Computing-in-Memory,CIM）电路不仅可以支持存储器电路所具有的一般读写操作,而且可以执行多种运算操作,因而可以大大减少数据的搬移量,从而进一步提高系统的能耗效率。新型存储器及存内计算电路在高能效人工智能处理器、物联网终端设备、智能家居和智慧城市系统中有着广泛的应用前景,值得不断地深入研究。本文首先就存内计算电路的发展由来和典型架构进行了梳理分析,主要包含存储器电路的分类和一般读写操作,冯诺依曼架构的瓶颈分析,深度神经网络算法的概述,以及早期存内计算研究工作的优缺点。然后本文针对高能效存内计算电路设计中的挑战,提出了基于分裂式字线6T静态随机存储单元（dual split control,DSC6T）和双生8T静态随机存储单元（Twin 8T SRAM,T8T）,以及局部计算单元（Local Computing Cell,LCC）的三种高能效存内计算电路设计方案。在基于分裂式字线6T静态随机存储单元（dual split control,DSC6T）的单比特存内计算芯片设计中,主要创新点包含:（1）设计了一种用于两种单比特神经网络的基于DSC6T的存内计算电路。（2）引入了一种非对称字线选择机制来减少系统的能量消耗。（3）提出了一种动态输入感知的参考电压产生电路来适配不同的单比特神经网络。在基于双生8T静态随机存储单元（Twin 8T SRAM,T8T）的存内计算设计中,主要创新点包含:（1）设计了一种新型的紧凑型双生8晶体管的静态随机存储计算单元。（2）引入了一种奇偶双通道输入数据匹配机制来扩展系统的数据吞吐量。（3）提出了一种基于2补数的权重数据匹配机制来减少面积消耗。（4）提出了适应于不同权重核大小的可重构全局-局部参考电压产生电路。在基于局部计算单元（Local Computing Cell,LCC）存内计算设计中,主要创新点包含:（1）提出了一种支持多比特运算的分比特权重MAC操作。（2）设计了一款抗工艺参数变化的局部计算单元。（3）提出了一种软硬件结合的低MAC读取优先的多比特读取电路。在以上设计基础工作上,分别通过65nm,55nm和28nm CMOS工艺进行了流片和测试来验证三款存内计算电路设计中的创新思路。基于DSC6T的存内计算设计可以支持两种单比特神经网络中的全连接层操作,同时可以获得高达55.8TOPS/W的能耗效率。基于T8T的存内计算设计可以支持1比特,2比特和4比特的输入,1比特,2比特和5比特的权重,以及最高达7比特的MAC输出,同时该款设计可以实现37.5-45.36 TOPS/W的能效指标。基于LCC的存内计算设计可以支持高达8比特的MAC运算,可以实现4.1ns到8.4ns的运算延时,11.5到68.4TOPS/W的能效指标。
吴晓清[2]（2020）在《应用于超低压系统的SRAM电路研究与设计》文中研究指明静态随机存储器（Static Random Access Memory,SRAM）作为SoC的重要组成部分,己被广泛应用于计算机、便携式移动设备、汽车电子、传感器和医疗设备等需要快速存取的高性能系统中。而随着半导体的制造工艺的不断进步,芯片上集成的晶体管的数目呈指数型增长,但也导致了功耗的增加。SoC的功耗影响电池供电的产品的寿命。为了降低SoC的功耗,对占SoC面积较大比例的SRAM进行低功耗的设计具有重要的研究意义。降低功耗的最有效的方法是降低电源电压,它可以二次方地降低动态功耗,大幅度降低静态功耗。然而,当电源电压降低到近阈值或亚阈值阶段时,受工艺参数波动的影响,单元的稳定性被削弱,甚至无法正常工作。另一方面,低压下软错误率明显升高,通过位交错结构结合传统的编码纠错技术（Error Correction Code,ECC）可以有效地消除软错误,但是会带来半选干扰的问题,影响半选单元的稳定性。针对上述挑战,本文设计了一个可以应用于超低压系统的SRAM单元,它可以稳定地工作在低压下,以达到减小系统功耗的目的。本文首先对超低压SRAM设计做了一个全面的综述。对近十几年的低压SRAM设计进行了分析和总结,为后续的新型低压SRAM设计提供参考。综述的内容涵盖了低压SRAM设计的各个参数指标、单元的稳定性提升技术的归纳分类、读位线泄漏电流问题的解决、软错误和半选问题的解决以及各种外围辅助技术。在综述的指导下,本文提出了一个应用于超低压系统的10T SRAM单元。该单元可以应用于位交错结构中解决半选干扰的问题。在40-nm标准CMOS工艺下对提出的单元以及其他几种低压SRAM进行了仿真比较,仿真的参数有保持静态噪声容限、读静态噪声容限、写裕度、读写功耗、静态功耗以及最小工作电压。仿真结果表明,提出的10T SRAM在低压下表现出较高的读写能力。在0.5V的电源电压下,其读稳定性与传统的低压8T单元相当,写能力为8T单元的6.14倍。在最差工艺角下进行蒙特卡洛仿真,考虑3σ的失败率,测得提出的10T单元的最小工作电压为0.438V。最后,针对提出的10T单元,搭建了1Kb的阵列,并设计的相应的外围电路。在TT工艺角、0.438V以及25℃下的前仿结果表明,单元的最大工作频率可以达到20.4MHz,读功耗为1.26μW,写功耗为2.45μW,静态功耗为0.37μW,写读一次的能耗为0.284pJ。
王公[3]（2019）在《“卡脖子”技术的突破：中国微电子技术微米级台阶的跨越》文中指出半导体微电子技术及其相关产业是我国电子信息行业的重要组成,西方发达国家在该领域对我国始终进行着全方位的封锁。其中,微米级微电子技术的突破,是我国能够独立开展超大规模集成电路研发的重要因素;此外,这一突破还触发了微电子技术在中国的产业化和市场化。基于对原始档案、当事人口述访谈等资料的梳理和分析,再现了我国微米级微电子技术封锁的突破及超大规模集成电路产业化的历程,以及这一过程中所体现出的特殊环境下的技术创新和产学研协作。
王伟[4]（2019）在《忆阻器件设计及其在存算一体处理中的应用研究》文中认为过去几十年里,信息技术的进步主要依赖器件、芯片和系统性能的提升,但随着“摩尔定律”失效,传统硅基半导体依靠缩小特征尺寸来提升器件性能的道路即将走到尽头。同时,基于冯.诺依曼架构的计算系统又受“存储墙”、“功耗墙”等问题的困扰,性能提升缓慢。为了克服传统计算系统性能提升的瓶颈,未来计算系统必须在器件和架构层面进行全面的革新。高性能存储器、神经形态计算和存内逻辑计算被认为是未来计算的解决方案。忆阻器有望在这三个方面发挥重要作用,支撑未来计算的发展。本文针对二值型和多值型忆阻器件开展器件原理、设计、制备和表征分析等研究,提供高性能的忆阻器件设计和制备方案,并分别基于二值型和多值型忆阻器件设计新型的存内逻辑计算和神经形态计算方法。论文主要工作如下:第二章综述存内逻辑计算对忆阻器件性能要求,研究Cu/a-Si/a-C/Pt二值忆阻器件的设计和制备工艺,通过表征手段验证器件的阻变性能。本章第一节首先介绍忆阻器逻辑计算的研究现状,总结存内逻辑计算对忆阻器件的性能要求,指导后续的器件设计和制备工作。第二部分通过对器件机理、材料、结构的分析,设计一种参数离散度小、可靠性高的二值型忆阻器件,然后研究了器件制备流程和过程控制,通过材料表征验证器件是否符合设计预期。第三部分主要对器件进行电学表征,重点研究器件阻态和开关电压均一性、开关速度、耐久性、保持特性和抗阻值漂移等特性。第三章提出直接阻值耦合的逻辑计算方法,设计基础逻辑、衍生逻辑、逻辑级联和并行运算方法,高效实现布尔逻辑和算数运算。本章第一节提出直接阻值耦合原理,设计基础逻辑、衍生逻辑、逻辑级联方法,实现了 16种布尔逻辑。第二节通过并行计算方法、忆阻器逻辑门的组合和级联,实现一位全加器和部分并行的多位全加器,并与已报道的其它研究成果进行对比。第四章综述神经形态计算对忆阻器件性能要求,研究Pt/C/NbOx/TiN忆阻器平面交叉阵列和三维垂直阵列的设计和制备工艺,通过电学表征验证器件的多值阻变性能。本章第一节首先介绍忆阻器神经形态计算的研究现状,总结神经形态计算对忆阻器件的性能要求,指导后续的器件设计和制备工作。第二部分通过对器件机理、材料、结构的分析,设计一种自整流多值型忆阻器件,然后研究器件平面交叉阵列和三维垂直阵列的制备流程和过程控制,通过微观表征验证器件结构是否符合设计预期。第三部分主要对器件进行电学表征,重点研究器件自整流、突触可塑性、电导调整的非线性、耐久性和保持等特性。第五章研究数字神经网络向忆阻器阵列的映射方法,结合器件特性,设计快速准确的权值阵列读写策略,分析器件非理想特性对网络性能的影响。本章第一节针对自整流阵列的权值调整,研究一种自适应分段电导调节方法,并分析该方法带来的写入误差。研究自整流阵列中权值的读取方法,分析读取误差,研究读取误差与阵列规模、器件位置、器件电导状态和器件整流比之间的关系,为之后的系统仿真验证工作提供基础。第二节研究双层脉冲神经网络到忆阻器平面交叉阵列和三维卷积神经网络到忆阻器三维垂直阵列的映射方法,分别实现二维和三维向量矩阵乘法功能。基于忆阻器平面阵列双层脉冲神经网络仿真实现MINIST手写体分类,将训练收敛速度和识别率等性能指标与相同网络架构下基于其它忆阻器阵列的分类器进行对比,分析器件权值调整的非线性对网络性能的影响。基于三维自整流忆阻器垂直阵列结构仿真实现三维卷积神经网络,完成三维样本的识别分类,将分类结果与权值无误差的理想情况对比,分析器件非理想特性对网络性能的影响。
周斐[5]（2019）在《7nm双端口SRAM低漏电技术研究与电路设计》文中研究指明静态随机存取存储器（Static Random-Access Memory,SRAM）具有高读写速度的优点,在系统级芯片（System on a Chip,SoC）中应用非常广泛。近年来,低功耗的SRAM设计需求日渐提升。SRAM的功耗由漏电功耗和动态功耗两部分组成。随着工艺节点的进步,漏电功耗在总功耗中的比重迅速增加。因此,低漏电SRAM的设计显得尤为重要。本论文基于GLOBALFOUNDRIES的7 nm工艺,设计了一款可用于移动设备、物联网和深度学习处理器等的低漏电SRAM。首先,在系统架构设计上,本文的SRAM采用了双电源模式的系统架构降低SRAM整体的漏电功耗,并使用多阈值技术和深度睡眠技术分别降低字线驱动器和存储阵列的漏电功耗。其次,本文提出“细粒度位线级联技术”、“浮空写驱动器技术”和“块级电源门控字线驱动器技术”三种技术分别降低灵敏放大器、写驱动器和字线驱动器的漏电功耗。最后,完成了SRAM的版图设计并进行了行为级验证和功能验证。其中,行为级验证设计了相应的输入激励使验证覆盖率达到了97%。功能验证采用仿真的方法验证了SRAM的读写功能、扫描链功能和深度睡眠与数据保持功能。后仿真结果显示,与传统结构相比,本文SRAM的漏电功耗降低了75%,同时仅增加了1.5%的面积,下降了13%的速度。SRAM在0.5V-1.2V均可以正常工作,其中在0.9V下工作频率可以达到2 GHz。
余松平[6]（2017）在《面向大数据的混合内存管理关键技术研究》文中认为在大数据时代的背景下,数据的海量增长和处理的时效性使得以外存为中心的计算机存储系统性能瓶颈凸显。与外存相比,DRAM能提供超高的数据访问性能;同时其面临着价格高、集成度低、易失性、高能耗等问题。随着新型存储技术的发展,其具有内存级访问速度和外存的非易失等特性,为优化数据访问带来了新的契机;然而,基于新型存储介质的非易失内存（NVM）存在读写不对称和有限写寿命等问题,因此,现阶段使用非易失内存完全替换传统内存是不实用的,混合传统内存和非易失内存则是可取的一种使用方式。在混合内存架构中,首先,有效地管理非易失内存空间可以为用户程序使用非易失内存空间提供简便性;其次,非易失内存具备较高的集成度,在集群中共享非易失内存空间可以为节点提供更大的存储空间,满足大数据的大容量需求;最后,现有基于内存的数据管理是以DRAM的特性为基础,没有利用非易失内存的优势和改进其不足。基于此,本文首先研究了单机以及分布式的非易失内存管理机制,然后结合远程直接内存访问技术（RDMA,Remote Direct Memory Access）研究了基于非易失内存的数据管理优化。主要工作及创新点如下:（1）提出了一种磨损感知的混合内存分配器内存分配器作为用户程序获取内存的而直接方式,磨损感知的内存分配器能够简化应用程序对非易失内存的使用。通用内存分配器的设计,将数据空间和元数据空间耦合在一起,动态频繁的内存分配会产生大量元数据小写,并通过缓存已经释放的空闲内存块加速内存块分配,导致热点内存区域的产生,从而加速了非易失内存的写损耗;NVMAlloc采用限定内存块在单位时间内分配次数的非易失内存分配器只会延缓热点内存块产生;基于此,设计了一个磨损感知的非易失内存分配器WAlloc,首先将可恢复的元数据存放到DRAM中,例如空闲内存块链;然后,采用基于磨损次数的分配策略均衡内存分配带来的内存写并重定向数据写,此外,选择性地为分配的非易失内存块关联DRAM写缓存吸收数据写,最后,采用显式数据预取和绕过CPU缓存的写的方式实现非易失内存上元数据或数据的持久化;实验的结果显示WAlloc磨损效果优于NVMalloc大约30%60%,与Glibc malloc相比,WAlloc中每64字节的内存块的数据写减少约11.5倍。（2）提出了一种利用远程直接内存访问技术的非易失内存扩展机制RDMA技术提供的远程内存访问机制以及具备大容量、内存访问速度的非易失内存可以作为远程内存扩展设计选择。鉴于此,设计了一个远程非易失内存扩展系统-Pyramid,通过RDMA技术为单个节点聚合使用集群中其他节点上的非易失内存空间;首先,使用DRAM存放空间管理的元数据减少不必要的非易失内存写,其次,通过建立与远程虚拟内存地址的映射关系来实现远程内存的访问;再者,采用远程缺页的机制分配非易失物理内存,基于RDMA原语实现动态同步机制提升远程内存分配的性能;进一步地,为了加速数据的读写性能以及吸收NVM的数据写,为远程NVM空间的设置本地的DRAM数据缓存;最后,为了简化应用系统的使用,提供了基本的内存分配和访问接口。实验的测试结果表明Pyramid提供了低至11us到15us的远程内存分配性能。（3）提出了一种基于非易失内存的键值系统内存键值系统因其性能优势被广泛应用在大数据领域中由于DRAM有限集成度以及电气特性,使得外存的数据IO不可避免;非易失内存可以减少内存键值系统持久化开销。鉴于此,本文设计了一个基于非易失内存的键值系统-Craftsman,使用RDMA实现远程访问,并支持传统内存的管理;首先,将内存分为数据区和缓存区,缓存区又划分为稀疏和密集两个缓存区域,稀疏内存区用于存放客户端发送（远程写）的键值对,紧凑区是键值对主要缓存区;其次,考虑NVM的写磨损以及远程写性能,客户端采用非定点的远程写模式SET键值对,稀疏区中每个内存块只用于存放一个键值对;最后,设计内存压缩机制将键值对从稀疏区迁移至紧凑区,紧凑区中每个内存块包含多个键值对来提高内存的缓存效率。与Memcached相比,通过实验测试表明Craftsman的性能提升大约是18%72.4%。（4）提出了一种基于远程可访问非易失内存的B+树基于非易失内存的B+树,一方面,通过显式地操作CPU缓存保证其数据的一致性,但B+树中元素排序带来的额外内存写,加速了非易失内存的写磨损;另一方面,在分布式环境中,B+树操作请求的集中式处理以及NVM的写延迟制约了B+树的并发访问性能;为此,文中利用远程内存直接访问（RDMA）技术,设计了一种基于非易失内存的B+树—Rio;首先,将B+树的内部节点存放到DRAM中,只持久化叶子节点;其次,利用RDMA提供的直接访问远程非易失内存的机制,通过客户端使用RDMA写操作持久化叶子节点,简化服务端的处理逻辑,增加B+树的处理吞吐量;然后,采用日志的方式组织非易失内存上的叶子节点中的数据以及延迟分裂叶子节点机制减少内存写;最后,通过RDMA的原子操作以及本地的原子操作协作实现远程并发控制缓和服务端的锁竞争。实验结果表明:相比于现有基于混合内存的B+-Tree,Rio的吞吐量提高约56%,端到端延迟降低了约15%。
赵英琳[7]（2017）在《PMA STT-RAM高速缓存仿真评估技术的研究与实现》文中研究表明随着计算技术相关应用的发展,计算体系结构对存储单元性能的要求越来越高。但存储器在扩大存储密度的同时漏电功耗也在急剧增加,为了突破其性能上的瓶颈,许多新型存储技术的研究逐渐兴起。其中,垂直各项异性磁性随机存储器（PMA STT-RAM）以其非易失性、存储密度大以及较高的读写耐受性等特点逐渐成为最有希望替代传统SRAM成为片上缓存的存储器件。但是,由于其工艺实现的限制不能通过对实际芯片进行测试的方式来确定其成为片上缓存之后会对整个计算体系影响。为此,只能采取软件模拟评估的途径验证整个计算体系的性能。在传统的仿真评估技术中,涉及的评估软件往往只适用于读写对称的易失性存储器,无法针对非易失性存储器进行评估,而且传统存储技术与新型存储技术在缓存阵列和外围电路的实现过程中所采用的电路结构和原理也不尽相同。所以传统的仿真评估软件不能适用于新兴的PMA STT-RAM技术,无法对PMA STT-RAM构成的存储结构在能耗、时延和面积上进行准确模拟。而一些针对新型存储技术的评估软件也因为新型存储技术的发展和访存结构变化而无法完全匹配。为此,怎样在现有的研究基础上优化传统的软件评估平台,如何设计实现一种有效的评估流程来分析PMA STT-RAM成为片上缓存之后对整个计算体系结构的影响已经成为一个重要的研究课题。本文对计算体系组成结构进行分析,在现有的仿真评估软件的基础上,根据PMA STT-RAM非易失性存储器在存储性能上与传统存储技术的不同进行有针对性的修改,设计实现新的单元访存电路结构和阵列器件布局结构,从而得到能够针对新型PMA STT-RAM的评估软件平台以及与之相匹配的仿真评估方案,同时在计算体系模拟软件中实现对非对称性访存过程的模拟,达到对采用PMA STT-RAM的计算体系在运行过程中的准确仿真的目的。文章主体介绍了评估的三个阶段,详细说明了每个阶段评估的具体方式和设计的理论依据,实现了从低层PMA STT-RAM单元特性到中层片上高速缓存阵列搭建再到上层完善的计算体系架构测试的评估过程。通过考察PMA STT-RAM作为缓存的计算机体系执行测试程序的结果,能够分析出这种新型存储技术在程序执行时间和片上缓存消耗的能量两个方面对计算体系的影响,进一步说明这种新型存储技术在未来作为片上缓存的潜力。这种模拟架构的提出优化了传统评估技术的评估过程,修改后的软件评估平台能够以数据的形式展示出新型存储技术的性能和结构特点,对存储器的模拟评估过程有一定的借鉴意义,同时能够促进未来非易失性存储器在替代高速缓存过程中的发展进程。
李明,余学峰,卢健,高博,崔江维,周东,许发月,席善斌,王飞[8]（2011）在《PDSOI CMOS SRAM总剂量辐射及退火效应的研究》文中提出通过对PDSOI CMOS静态随机存储器（SRAM）在静态偏置条件下器件功耗电流和功能错误数随辐射总剂量、退火时间的变化规律,以及不同温度（25oC和100oC）条件的退火行为进行研究,探讨了SOI工艺SRAM的总剂量辐射损伤机制及辐照环境中功耗电流变化与器件功能之间的相关性,为进一步深入研究大规模SOI集成电路的抗总剂量辐射加固及星用器件的辐射损伤评估提供途径和方法。
赵凯,高见头,杨波,李宁,于芳,刘忠立,肖志强,洪根深[9]（2010）在《用SOI技术提高CMOSSRAM的抗单粒子翻转能力》文中进行了进一步梳理提高静态随机存储器（SRAM）的抗单粒子能力是当前电子元器件抗辐射加固领域的研究重点之一。体硅CMOS SRAM不作电路设计加固则难以达到较好抗单粒子能力,作电路设计加固则要在芯片面积和功耗方面做出很大牺牲。为了研究绝缘体上硅（SOI）基SRAM芯片的抗单粒子翻转能力,突破了SOI CMOS加固工艺和128kb SRAM电路设计等关键技术,研制成功国产128kb SOI SRAM芯片。对电路样品的抗单粒子摸底实验表明,其抗单粒子翻转线性传输能量阈值大于61.8MeV/（mg/cm2）,优于未做加固设计的体硅CMOS SRAM。结论表明,基于SOI技术,仅需进行器件结构和存储单元的适当考虑,即可达到较好的抗单粒子翻转能力。
曹妙[10]（2009）在《高性能嵌入式同步SRAM的研究与设计》文中认为静态随机存储器作为集成电路不可缺少的一部分,得到了业界广泛的重视和研究。本论文的主题是如何设计一款高性能的静态随机存储器。通过对存储单元的研究以及外围电路的设计,本论文详细介绍了怎样有效提高存储器的存取速度,同时降低功耗。本论文首先介绍了存储阵列划分的原则,太大存储容量的存储器对存储器的存取速度和功耗都是不利的,而太小存储容量的存储器会增加芯片成本。字线译码器直接关系着时钟上升沿到字线开启的延迟时间,因此设计一款高速的字线译码器是非常必要的。在深亚微米工艺水平下,互连线延迟超过了器件的延迟；可以通过合理加大与字线相连的金属线的宽度来减小字线电阻,从而加快对字线的开启速度,降低由于字线slew太差引起的功耗；又可以通过合理减小与位线相连的金属线宽度来减小位线电容,从而加快对位线的放电速度。预充电电路和灵敏放大器的使用,大大减少了存储器数据读出的时间,电压锁存型的灵敏放大器由于具有面积小、速度快、灵敏度大的优点而被广泛应用在存储器中。本论文设计了一款存储容量为64Kb的静态随机存储器,采用的是六管CMOS存储单元,用65nm五层金属单层多晶硅N阱CMOS工艺实现。通过版图后仿真,发现从时钟CLK高电平触发到最终数据读出信号RD,在SS corner、0.9V电源电压、125℃条件下,用了1522ps。符合设计要求。
二、CMOS/SOI64Kb静态随机存储器（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、CMOS/SOI64Kb静态随机存储器（论文提纲范文）
（1）面向人工智能的嵌入式储存器及存内计算电路设计（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究工作的背景和意义 |
| 1.2 存内计算设计的研究现状 |
| 1.3 本论文的研究目标与创新 |
| 1.4 本论文的结构安排 |
| 第二章 存内计算电路设计基础 |
| 2.1 存储器新型金字塔架构 |
| 2.2 一般存储器的读写操作 |
| 2.2.1 SRAM的基本架构 |
| 2.2.2 写操作和写容限 |
| 2.2.3 读操作和静态噪声容限 |
| 2.3 深度神经网络和冯诺依曼架构中的瓶颈 |
| 2.4 存算一体架构与存内计算电路 |
| 2.5 本章小结 |
| 第三章 存内计算设计综述和挑战 |
| 3.1 基于10TSRAM单元的存内计算设计 |
| 3.2 基于6TSRAM存内计算的分类器设计 |
| 3.3 基于6TSRAM的存内计算设计 |
| 3.4 基于8TSRAM的存内计算设计 |
| 3.5 存内计算设计中的挑战 |
| 3.5.1 读干扰写问题r |
| 3.5.2 信号容限跟能耗效率之间的折衷 |
| 3.5.3 实现多比特权重时有限的推理速度 |
| 3.5.4 周边电路所造成的面积和功耗开销 |
| 3.6 本章小结 |
| 第四章 基于分裂式字线6TSRAM的单比特存内计算设计 |
| 4.1 相关研究背景 |
| 4.1.1 单比特神经网络 |
| 4.1.2 分裂式字线6TSRAM单元 |
| 4.2 应用于XNORNN中的基于分裂式6T SRAM的存内计算设计 |
| 4.2.1 主体架构 |
| 4.2.2 XNOR SRAM-CIM的操作方式和参考电压产生模块 |
| 4.3 应用于MBNN中的基于分裂式6T SRAM的存内计算设计 |
| 4.3.1 主体架构 |
| 4.3.2 非对称字线选择机制 |
| 4.3.3 应用于MBNN的动态输入感知的参考电压产生机制 |
| 4.4 XNOR SRAM-CIM和 MBNN SRAM-CIM设计中共用的电路模块 |
| 4.4.1 抗读干扰写的操作机制 |
| 4.4.2 对共模电压不敏感的小失调电压灵敏放大器 |
| 4.5 仿真性能和量测结果 |
| 4.5.1 仿真性能 |
| 4.5.2 流片测试结果 |
| 4.5.2.1 XNOR SRAM-CIM的测试结果 |
| 4.5.2.2 MBNN SRAM-CIM的测试结果 |
| 4.5.2.3 芯片演示 |
| 4.6 本章小结 |
| 第五章 基于双生8TSRAM的多比特存内计算设计 |
| 5.1 双生8TSRAM存内计算设计架构 |
| 5.1.1 双生8TSRAM单元 |
| 5.1.2 奇偶双通道多比特输入转换机制 |
| 5.2 双生8TSRAM存内计算电路主要设计模块 |
| 5.2.1 2补码MAC操作和读取电路 |
| 5.2.2 可重构的全局-本地参考电压产生电路 |
| 5.3 仿真性能和流片测试结果 |
| 5.3.1 仿真性能 |
| 5.3.2 流片测试结果 |
| 5.3.3 芯片演示 |
| 5.4 本章小结 |
| 第六章 基于局部计算单元和6TSRAM的多比特存内计算设计 |
| 6.1 局部计算单元和6TSRAM存内计算设计架构 |
| 6.2 局部计算单元和6TSRAM存内计算电路主要设计模块 |
| 6.2.1 局部计算单元 |
| 6.2.2 小分权重乘加结果优先的读取电路 |
| 6.2.3 小失调电压的灵敏放大器 |
| 6.3 仿真性能和流片测试结果 |
| 6.3.1 仿真性能 |
| 6.3.2 流片测试结果 |
| 6.3.3 芯片演示 |
| 6.4 本章小结 |
| 第七章 全文总结与展望 |
| 7.1 全文总结 |
| 7.2 创新点总结 |
| 7.3 展望 |
| 致谢 |
| 参考文献 |
| 攻读博士学位期间取得的成果 |
（2）应用于超低压系统的SRAM电路研究与设计（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究背景 |
| 1.2 国内外研究现状 |
| 1.3 本文的创新与主要工作 |
| 1.4 本文的结构安排 |
| 第二章 低压SRAM设计综述 |
| 2.1 低压SRAM单元的工作原理与设计参数 |
| 2.1.1 保持操作与保持稳定性 |
| 2.1.2 读操作与读稳定性 |
| 2.1.3 写操作与写能力 |
| 2.1.4 功耗 |
| 2.1.5 读写时间 |
| 2.1.6 最小工作电压 |
| 2.1.7 面积 |
| 2.2 单元稳定性提升技术 |
| 2.2.1 基于施密特触发器的设计 |
| 2.2.2 读缓冲结构 |
| 2.2.3 伪节点技术 |
| 2.2.4 切断或削弱反馈环的设计 |
| 2.2.5 数据感知的写字线结构 |
| 2.3 其他设计考虑 |
| 2.3.1 读位线漏电流的问题与解决 |
| 2.3.2 软错误和半选问题的解决 |
| 2.4 外围辅助技术 |
| 2.4.1 读辅助技术 |
| 2.4.2 写辅助技术 |
| 2.4.3 减小读位线漏电流的辅助技术 |
| 2.4.4 灵敏放大器的设计 |
| 2.5 本章小结 |
| 第三章 应用于超低压系统的新型10T SRAM电路设计 |
| 3.1 电路设计 |
| 3.2 读写策略 |
| 3.2.1 读操作与读提升技术 |
| 3.2.2 写操作与写提升技术 |
| 3.3 半选问题的解决 |
| 3.4 本章小结 |
| 第四章 新型10T SRAM单元的性能仿真与分析 |
| 4.1 稳定性 |
| 4.1.1 保持静态噪声容限 |
| 4.1.2 读静态噪声容限 |
| 4.1.3 写裕度 |
| 4.2 读写时间 |
| 4.2.1 读时间 |
| 4.2.2 写时间 |
| 4.3 功耗 |
| 4.3.1 动态功耗 |
| 4.3.2 静态功耗 |
| 4.4 最小工作电压 |
| 4.5 面积 |
| 4.6 本章小结 |
| 第五章 新型10T SRAM单元的阵列设计与仿真 |
| 5.1 整体架构 |
| 5.2 外围电路设计 |
| 5.2.1 时序控制电路 |
| 5.2.2 译码器 |
| 5.2.3 读写控制信号驱动电路 |
| 5.2.4 灵敏放大器 |
| 5.3 整体电路的仿真结果 |
| 5.4 本章小结 |
| 第六章 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
（3）“卡脖子”技术的突破：中国微电子技术微米级台阶的跨越（论文提纲范文）
| 1 背景 |
| 1.1 世界及中国半导体微电子技术的起步 |
| 1.2 微米级微电子技术的重要意义 |
| 2 差距与封锁 |
| 2.1 差距 |
| 2.2 面临的封锁 |
| 3 封锁的突破 |
| 3.1 清华大学微电子所的成立 |
| 3.2“3微米”台阶的跨越 |
| 3.3 跨越“1微米” |
| 4 微米级台阶跨越的影响及意义 |
（4）忆阻器件设计及其在存算一体处理中的应用研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 概述 |
| 1.2 研究内容 |
| 1.3 论文主要工作和章节安排 |
| 第二章 面向存内逻辑计算的忆阻器件研究 |
| 2.1 存内逻辑计算对忆阻器件性能要求 |
| 2.1.1 基于忆阻器的R-R逻辑研究现状 |
| 2.1.2 R-R逻辑计算对忆阻器的性能要求 |
| 2.2 二值忆阻器件设计与制备 |
| 2.2.1 二值忆阻器件的设计 |
| 2.2.2 Cu/a-Si/a-C/Pt二值忆阻器件的制备 |
| 2.3 Cu/a-Si/a-C/Pt二值忆阻器件电学特性表征 |
| 2.3.1 忆阻器件直流电压测试 |
| 2.3.2 忆阻器件脉冲电压测试 |
| 2.4 本章小结 |
| 第三章 忆阻器存内逻辑计算的直接阻值耦合方法与实现 |
| 3.1 基于忆阻器的存内逻辑计算设计与实现 |
| 3.1.1 基础逻辑设计 |
| 3.1.2 衍生逻辑设计 |
| 3.1.3 逻辑门级联方法设计和16 种布尔逻辑实现 |
| 3.2 基于忆阻器的存内算术运算设计与实现 |
| 3.2.1 逻辑并行运算的设计与实现 |
| 3.2.2 一位全加器设计与实现 |
| 3.2.3 部分并行多位全加器设计与实现 |
| 3.3 本章小结 |
| 第四章 面向神经形态计算的忆阻器件研究 |
| 4.1 神经形态计算对忆阻器性能要求 |
| 4.2 自整流多值忆阻器件的设计与制备 |
| 4.2.1 多值忆阻器件的导电机理及材料选择 |
| 4.2.2 设计和制备自整流器件平面交叉阵列 |
| 4.2.3 设计和制备自整流器件三维垂直结构阵列 |
| 4.3 Pt/C/NbO_x/TiN自整流多值忆阻器的电学特性表征 |
| 4.3.1 平面交叉阵列中器件的电学特性表征 |
| 4.3.2 三维垂直阵列中器件的电学特性表征 |
| 4.4 本章小结 |
| 第五章 基于自整流忆阻器阵列的神经形态计算设计与验证 |
| 5.1 权值阵列读写设计 |
| 5.1.1 一种自适应电导写入方法 |
| 5.1.2 自整流阵列的权值读取方法 |
| 5.2 忆阻器神经形态计算设计和结果分析 |
| 5.2.1 基于Pt/C/Nb O_x/Ti N平面阵列的脉冲神经网络计算设计和结果分析 |
| 5.2.2 基于Pt/C/Nb O_x/Ti N三维垂直结构阵列的三维卷积神经网络计算设计和结果分析 |
| 5.3 本章小结 |
| 第六章 总结与展望 |
| 6.1 工作总结 |
| 6.2 下一步工作计划 |
| 致谢 |
| 参考文献 |
| 作者在学期间取得的学术成果 |
（5）7nm双端口SRAM低漏电技术研究与电路设计（论文提纲范文）
| 摘要 |
| abstract |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 低漏电SRAM研究背景及意义 |
| 1.2 低漏电SRAM的研究现状 |
| 1.3 论文的研究内容 |
| 1.4 论文的组织架构 |
| 第二章 低漏电SRAM的系统设计 |
| 2.1 双端口SRAM原理介绍 |
| 2.1.18 管存储单元工作原理介绍 |
| 2.1.2 双端口SRAM的端口信息与编码结构 |
| 2.1.3 双端口SRAM的整体结构 |
| 2.2 基于电源分离技术的低漏电SRAM架构设计 |
| 2.2.1 基于电源分离技术的架构设计 |
| 2.2.2 电平转换电路设计 |
| 2.3 低漏电的字线驱动器设计 |
| 2.3.1 传统字线驱动器的设计 |
| 2.3.2 基于多阈值技术的低漏电字线驱动器设计 |
| 2.4 低漏电的存储阵列设计 |
| 2.5 本章小结 |
| 第三章 低漏电SRAM的模块优化 |
| 3.1 SRAM漏电原理介绍 |
| 3.2 32 -kb SRAM的漏电功耗分布 |
| 3.3 细粒度位线级联的低漏电位线设计 |
| 3.3.1 8 管存储单元的漏电功耗分析 |
| 3.3.2 传统SRAM位线结构的漏电功耗分析 |
| 3.3.3 细粒度位线级联技术 |
| 3.4 低漏电负位线写驱动器设计 |
| 3.4.1 传统的负位线写驱动器设计 |
| 3.4.2 浮空负位线写驱动器设计 |
| 3.5 低漏电字线驱动器设计 |
| 3.6 实现结果 |
| 3.7 本章小结 |
| 第四章 SRAM功能与性能验证 |
| 4.1 SRAM的版图设计 |
| 4.2 32 -kb SRAM的行为级逻辑验证 |
| 4.3 32 -kb SRAM的版图后仿真功能验证 |
| 4.3.1 读写功能验证 |
| 4.3.2 扫描链功能验证 |
| 4.3.3 深度睡眠与数据保持功能验证 |
| 4.4 SRAM读取访问时间测量模块的设计与优化 |
| 4.5 本章小结 |
| 第五章 总结与展望 |
| 5.1 主要工作与创新点 |
| 5.2 未来的展望 |
| 5.3 本章小结 |
| 参考文献 |
| 致谢 |
| 攻读硕士学位期间已发表或录用的论文 |
（6）面向大数据的混合内存管理关键技术研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 研究背景 |
| 1.1.1 大数据处理技术的演变 |
| 1.1.2 新型存储技术 |
| 1.1.3 高速网络技术-RDMA |
| 1.2 研究现状 |
| 1.2.1 基于新型存储技术的外存系统 |
| 1.2.2 基于新型存储技术的主存系统 |
| 1.2.3 内存键值系统 |
| 1.2.4 内存索引结构 |
| 1.3 本文工作 |
| 1.4 论文组织结构 |
| 第二章 磨损感知的内存分配器优化设计 |
| 2.1 引言 |
| 2.2 背景和动机 |
| 2.2.1 内存分配器 |
| 2.2.2 研究动机 |
| 2.3 磨损感知的非易失内存分配器WAlloc设计与实现 |
| 2.3.1 设计原则 |
| 2.3.2 WAlloc的整体架构 |
| 2.3.3 内存块管理 |
| 2.3.4 内存块重定向 |
| 2.3.5 设计优化 |
| 2.3.6 WAlloc中主要的API |
| 2.4 实验评估 |
| 2.4.1 实验环境 |
| 2.4.2 WAlloc |
| 2.4.3 键值存储系统-WAKV |
| 2.5 本章小结 |
| 第三章 基于RDMA技术的非易失内存扩展方法 |
| 3.1 引言 |
| 3.2 背景和动机 |
| 3.2.1 内存扩展 |
| 3.2.2 远程直接访问非易失内存 |
| 3.3 远程非易失内存扩展系统Pyramid的设计与实现 |
| 3.3.1 Pyramid整体架构 |
| 3.3.2 远程非易失内存 |
| 3.3.3 第四级缓存 |
| 3.3.4 Pyramid中主要的API |
| 3.4 实验评估 |
| 3.4.1 远程虚拟内存分配 |
| 3.4.2 远程自动同步 |
| 3.4.3 远程NVM访问 |
| 3.5 本章小结 |
| 第四章 基于非易失内存的键值系统优化设计 |
| 4.1 引言 |
| 4.2 背景和动机 |
| 4.2.1 基于RDMA的内存键值系统 |
| 4.2.2 研究动机 |
| 4.3 非易失内存键值系统Craftsman的设计与实现 |
| 4.3.1 Craftsman的整体架构 |
| 4.3.2 数据结构 |
| 4.3.3 基本操作 |
| 4.3.4 内存压缩 |
| 4.3.5 数据淘汰 |
| 4.4 实验结果与分析 |
| 4.4.1 Craftscached vs Memcached |
| 4.4.2 Craftscached vs Pilaf与基于RDMA的 Memcached |
| 4.4.3 内存利用率 |
| 4.5 本章小结 |
| 第五章 基于远程可访问非易失内存的B+树优化设计 |
| 5.1 引言 |
| 5.2 研究动机 |
| 5.3 基于远程可访问非易失内存的B+树Rio的设计与实现 |
| 5.3.1 设计原则 |
| 5.3.2 Rio的整体架构 |
| 5.3.3 数据叶子节点 |
| 5.3.4 并发控制 |
| 5.3.5 Rio树的基本操作 |
| 5.4 实验评估 |
| 5.4.1 吞吐量与延迟 |
| 5.4.2 数据叶子节点压缩 |
| 5.4.3 并发控制的影响 |
| 5.5 本章小结 |
| 第六章 结论与展望 |
| 6.1 工作总结 |
| 6.2 研究展望 |
| 致谢 |
| 参考文献 |
| 作者在学期间取得的学术成果 |
（7）PMA STT-RAM高速缓存仿真评估技术的研究与实现（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 符号对照表 |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 选题背景以及研究意义 |
| 1.2 国内外现状 |
| 1.3 主要研究内容 |
| 1.4 论文结构 |
| 第二章 相关理论与技术 |
| 2.1 存储器相关技术介绍 |
| 2.1.1 易失性存储器相关技术介绍 |
| 2.1.2 非易失性存储器相关技术介绍 |
| 2.1.3 各种存储技术情况对比 |
| 2.2 相关评估软件介绍 |
| 2.2.1 Cadence简介 |
| 2.2.2 NVSim简介 |
| 2.2.3 CACTI简介 |
| 2.2.4 Simplescalar简介 |
| 2.3 计算体系运行程序主要流程 |
| 2.3.1 计算机执行指令的过程 |
| 2.3.2 缓存的工作原理 |
| 2.4 本章小结 |
| 第三章 方案的架构分析与设计 |
| 3.1 缓存对计算体系的影响 |
| 3.2 评估方案的实验设计 |
| 3.2.1 PMA STT-RAM缓存参数评估 |
| 3.2.2 量化评估计算体系执行效率和能耗 |
| 3.2.3 评估方案的实现流程 |
| 3.3 本章小结 |
| 第四章 评估方案的设计与实现 |
| 4.1 PMA STT-RAM存储单元仿真 |
| 4.1.1 PMA STT-RAM单个存储单元工作原理的介绍 |
| 4.1.2 PMA MTJ器件建模 |
| 4.1.3 1T-1MTJ存储单元的读写仿真 |
| 4.2 PMA STT-RAM缓存阵列仿真 |
| 4.2.1 NVSim框架分析 |
| 4.2.2 NVSim架构的修改和完善 |
| 4.2.3 PMA STT-RAM阵列评估结果 |
| 4.3 PMA STT-RAM计算体系评估设计 |
| 4.3.1 PMA STT-RAM计算体系的评估过程 |
| 4.3.2 Simplescalar的架构分析与优化 |
| 4.3.3 PMA STT-RAM计算体系的实验设置和结果展示 |
| 4.4 实验结果分析 |
| 4.5 本章小结 |
| 第五章 总结与展望 |
| 5.1 总结 |
| 5.2 展望 |
| 参考文献 |
| 致谢 |
| 作者简介 |
（8）PDSOI CMOS SRAM总剂量辐射及退火效应的研究（论文提纲范文）
| 1 辐照实验 |
| 2 实验结果 |
| 3 分析与讨论 |
| 4 结语 |
（9）用SOI技术提高CMOSSRAM的抗单粒子翻转能力（论文提纲范文）
| 1 国外研制情况 |
| 1.1 SOI基SRAM电路 |
| 1.2 IBM公司Power PC系列产品 |
| 2 国产128 kb SOI SRAM |
| 2.1 电路及版图设计 |
| 2.2 流片加工及功能测试 |
| 2.3 单粒子摸底试验 |
| 3 结论 |
（10）高性能嵌入式同步SRAM的研究与设计（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 引言 |
| 第一章 存储单元的分析和讨论 |
| 1.1 存储单元概述 |
| 1.2 六管SRAM存储单元工作原理 |
| 1.3 六管SRAM存储单元噪声容限分析 |
| 1.4 SRAM的性能指标 |
| 第二章 静态随机存储器的架构 |
| 2.1 静态随机存储器的基本架构 |
| 2.2 编辑技术 |
| 2.3 存储阵列的确定 |
| 2.4 存储阵列的版图设计 |
| 第三章 译码电路 |
| 3.1 译码电路概述 |
| 3.2 行译码器 |
| 3.3 多路选择器 |
| 第四章 输入输出模块设计 |
| 4.1 灵敏放大器设计 |
| 4.2 预充电电路设计 |
| 4.3 输出锁存电路设计 |
| 4.4 写入时序电路设计 |
| 第五章 静态随机存储器的版图设计和后仿真 |
| 5.1 本论文静态随机存储器的基本介绍 |
| 5.2 工艺特性的研究和仿真 |
| 5.3 用于仿真的存储器版图以及寄生参数的提取 |
| 5.4 存储器的电路仿真 |
| 第六章 总结与展望 |
| 6.1 总结 |
| 6.2 今后工作展望 |
| 参考文献 |
| 致谢 |
四、CMOS/SOI64Kb静态随机存储器（论文参考文献）
- [1]面向人工智能的嵌入式储存器及存内计算电路设计[D]. 司鑫. 电子科技大学, 2020(03)
- [2]应用于超低压系统的SRAM电路研究与设计[D]. 吴晓清. 电子科技大学, 2020(07)
- [3]“卡脖子”技术的突破：中国微电子技术微米级台阶的跨越[J]. 王公. 工程研究-跨学科视野中的工程, 2019(06)
- [4]忆阻器件设计及其在存算一体处理中的应用研究[D]. 王伟. 国防科技大学, 2019(01)
- [5]7nm双端口SRAM低漏电技术研究与电路设计[D]. 周斐. 上海交通大学, 2019(06)
- [6]面向大数据的混合内存管理关键技术研究[D]. 余松平. 国防科技大学, 2017(02)
- [7]PMA STT-RAM高速缓存仿真评估技术的研究与实现[D]. 赵英琳. 西安电子科技大学, 2017(04)
- [8]PDSOI CMOS SRAM总剂量辐射及退火效应的研究[J]. 李明,余学峰,卢健,高博,崔江维,周东,许发月,席善斌,王飞. 核技术, 2011(06)
- [9]用SOI技术提高CMOSSRAM的抗单粒子翻转能力[J]. 赵凯,高见头,杨波,李宁,于芳,刘忠立,肖志强,洪根深. 信息与电子工程, 2010(01)
- [10]高性能嵌入式同步SRAM的研究与设计[D]. 曹妙. 复旦大学, 2009(S1)